深圳某公司高级layout工程师面试题目,看看你会几题。

jimmy · 发表于 2014-5-29 15:58

EDA365欢迎您！

您需要登录才可以下载或查看，没有帐号？注册

x

本帖最后由 jimmy 于 2014-7-3 09:35 编辑

深圳某公司高级layout工程师面试题目，看看你会几题。

是拉线工人，还是布线工程师，还是PCB高级工程师，看看你们平时的积累如何。

(回复超过100页公布标准答案）

1，PCB上的阻抗怎么控制？

2，信号线的传输速率是多少？

3，CMOS器件输入管脚在电路中要如何处理？为什么？

4，TTL电路不能直接驱动CMOS电路的原因是什么？

5，较长的时钟信号要走带状线的原因是什么？

6，四片DDR2顶底对贴布局需要注意哪些方面？试讲出其中六点。

7，ODT信号有什么作用？layout应如何处理？

8，VTT和VREF是否能共用？为什么？

9，DDR3的最高工作频率是多少？

10，多片DDR3为什么优先走fly-by拓扑？

***********************************************

“PCB设计师职业规划与思考”

***********************************************

关于答案，敬请关注5月31日的EDA365培训活动系列~

或回复超过100页将公布标准答案！

***********************************************

fallen · 发表于 2014-5-29 17:21

我就根据自己的认识来做一下
1 PCB的阻抗怎么控制
  跟阻抗有关的参数有：铜箔的厚度，走线的宽度，板子的介电参数，参考层的高度，如果是共面波模型还跟参考面的间距有关系。控制阻抗就要确保这些精度。另外在制造或者其他的因素下造成的阻抗不连续，可以使用串接电阻来吸收反射。

2 信号线的传输速率是多少？
这个不知道考的啥？我知道信号的传输速度是接近光速。不同的信号，传输的速率是不一样的。

3 CMOS器件输入管脚在电路中要如何处理？为什么？
需要在输入管脚串电阻或者并联电容，因为CMOS的输入端阻抗很高，对静电很敏感

4 TTL电路不能直接驱动CMOS电路的原因是什么？
电压不匹配，TTL的H>=2.4V,L=<0.4V CMOS的H>=0.8*VCC，L<=0.1*VCC

5 较长的时钟信号要走带状线的原因是什么？
带状线指两边都有参考平面的传输线,这个是定义。周期性的时钟线具有很强的辐射能力，当走线长了之后，更容易辐射。所以走成带状线那么可以减少辐射。

6  四片DDR2顶底对贴布局需要注意哪些方面？试讲出其中六点。
没有弄过，不敢发表意见。

7  ODT信号有什么作用？layout应如何处理？
ODT信号用来开启ODT功能，主IC的是输出，DDR2的是输入。由于是控制线，跟其他的控制线等长。

8  VTT和VREF是否能共用？为什么？
不能，电流大小不一样。两个电压都是一样，但是VTT是给终结电阻供电的，电流比较大，干扰也比较大。而VREF是给参考电压用的，电流很小，电压的精度要求高。最好分开。

剩下两个都不知道。

zhaoyang0351 · 发表于 2014-12-19 14:52

1，pcb上的阻抗怎么控制？
SI9000计算一次就全知道，楼上的基本都正确，还需要考虑微带线的表面绿油和是否包地。
2，信号线的传输速率是多少？
公式： Er^0.5*光速。
3，CMOS器件输入管脚在电路中要如何处理？为什么？
接上拉或者下拉电阻，输入高阻，同时需要旁路电容。注意栓锁问题和静电防护。
4，TTL电路不能直接驱动CMOS电路的原因是什么？
TTL跟CMOS定义高低电平不同，其容错能力不同。另外，TTL是固定的高低阈值，CMOS根据VCC的不同，高低阈值不同。
5，较长的时钟信号要走带状线的原因是什么？
主要是EMI，CLK信号是强干扰源。正解是源端预留滤波电路，然后直接过孔走带状线。
6，四片DDR2顶底对贴布局需要注意哪些方面？试讲出其中六点。
首先拓扑形式：改良性T形走线。中间要T点，两两菊花链，对称
末端匹配靠近两两中间的T点，时钟匹配靠近DDR
两两的STUB等长，公用部分要大于分支，最好能2倍以上。
其实最好走菊花链和FLY-BY，但是和SOC厂商沟通，很多SOC在对DDR的读写的时候不支持FLY-BY模式。

7，ODT信号有什么作用？layout应如何处理？
ODT：1，相当于一个末端匹配 2，给数据线数据传输的时候提供瞬间电流（这里的电流分正负） 3，减少DV、DT的大小，从而达到调整内存颗粒的CL等参数。等长，尽量短。
8，VTT和VREF是否能共用？为什么？
不可以。VTT是上拉电源，在DDR读写数据的时候，其瞬间电流的突变严重从而导致VTT上有很大的纹波。而VREF是电子开关的参考电平，要求相当高，尽量做到1%的误差。所以要远离。并有隔离器件。
9，DDR3的最高工作频率是多少？
3G。这玩意是一直突破的。车载很少超过1033，PAD等很少超过1600，只有那种台式内存条会做到很高。
10，多片DDR3为什么优先走fly-by拓扑？
这个需要从FLY-BY的拓扑定义上来：FLY-BY首先STUB很短，很多甚至是在焊盘上直接打孔，保证其信号的阻抗、分支长度、外部干扰的一致性；然后能保证同一DDR上所有地址、时钟、控制信号线都能做到严格等长，所有信号的延迟都一致；最后只有FLY-BY的拓扑形式才能挂到8片DDR。

这东西不是单纯的PCB工程师了，很多都需要根据SI和PI的知识。我的回答也只能代表自身的一些理解，很多也只是一知半解，涉及的东西太多了。
同时请大神指正。

lzscan · 发表于 2014-5-29 18:57

尝试着答一答。
1，pcb上的阻抗怎么控制？
阻抗受很多因素影响，单端线受线宽、介电参数、叠层厚度影响（我们一般给制版厂算，然后我们遵守），差分还受线距影响。
2，信号线的传输速率是多少？
我们一般估计是6inch/ns 。但是不同介电常数的速度不一样、微带线比带状线快。
3，CMOS器件输入管脚在电路中要如何处理？为什么？
我印象中好像没有专门因为是CMOS器件而作处理。输入处理主要考虑电平标准和信号边缘。
4，TTL电路不能直接驱动CMOS电路的原因是什么？
基本没用过TTL电平的器件。8楼说电平标准不一样，但是CMOS也有不同的电平标准。接信号前还是得确认输入电压电流是否正确。
5，较长的时钟信号要走带状线的原因是什么？
除8楼的原因外，我觉得应该还有时钟是重要敏感信号，怕外部干扰。另外近期刚看到，带状线的远端串扰近似为0（《信号完整性揭秘-于博士SI设计手记》于争）。我想这也是个优势。
6，四片DDR2顶底对贴布局需要注意哪些方面？试讲出其中六点。
没有布过。只布过单层的。
7，ODT信号有什么作用？layout应如何处理？)
片上端接选择。在双向数据线中用（个人理解因为是双向，所以有时候需要端接有时候不需要）。
layout要求如8楼。
8，VTT和VREF是否能共用？为什么？
不能共用，VREF是参考电压，VTT是端接电压。VTT电压在内存操作的过程中会有很大噪声。
9，DDR3的最高工作频率是多少？
2000MHz(百度百科）
10，多片DDR3为什么优先走fly-by拓扑？
fly-by如菊花链，减少分叉长度。个人理解分支很短的话类似集总线了。前面的芯片对后面的芯片影响小（肯定还是有影响的），后面的芯片对前面的影响大。

有不对的话请版主赐教。

sikixu · 发表于 2014-5-29 16:06

看了以后就知道自己该做啥了

追求宁静 · 发表于 2014-5-29 16:32

顶一下先，还真没一道题会。看来路途遥远啊

rxcc · 发表于 2014-5-29 16:43

坐等大师讲解

fengxue · 发表于 2014-5-29 17:10

坐等讲解

mrx171257 · 发表于 2014-5-29 17:10

都有那么点印象，学过，只有两三题解释得下来。。。面墙查答案去。。。

yuyengqing · 发表于 2014-5-29 17:16

坐等正确答案

yuyengqing · 发表于 2014-5-29 17:23

哎，楼上的能答得这样感觉都好厉害了。

lingyun08 · 发表于 2014-5-29 18:10

顶8楼的，添加一下，
2，信号速率V=11.8/Er^0.5 inch/ns，Er是板材相对介电常数，11.8inch/ns是电磁波在真空中传输速率
3.补充就是CMOS输入管脚阻抗高，管脚对外界干扰信号敏感，一般上拉接电源或下拉接地。
9 .DDR3最高工作频率1600Mhz
10，还是等大师来精确解答