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深圳某公司高级layout工程师面试题目,看看你会几题。

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发表于 2014-5-29 15:58 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 jimmy 于 2014-7-3 09:35 编辑 3 |7 Z$ o: O2 V* T2 P' W# m

; w/ d/ }% O9 Q2 I* M/ D深圳某公司高级layout工程师面试题目,看看你会几题。! l! B8 [/ {* b; f2 T* T
% t4 N0 O6 U; y5 }% O
是拉线工人,还是布线工程师,还是PCB高级工程师,看看你们平时的积累如何。  h1 U( l2 D% M0 @- i1 L, |5 q
! N5 e' j3 D- M1 }  V) g
(回复超过100页公布标准答案)
' ]- k9 o/ v/ y& Z. C4 s3 k. F1 j7 F6 a+ G; J. T" P& k
1,PCB上的阻抗怎么控制?( X& t' ~+ A1 h. J/ _& o- A

, Y# l, h) f" }. Z: y$ H2,信号线的传输速率是多少?$ Y. J" k& \& k0 r8 A
. \5 \5 [8 D" q
3,CMOS器件输入管脚在电路中要如何处理?为什么?+ i8 a' \7 T8 E# r4 |
/ H; D; e* @* P
4,TTL电路不能直接驱动CMOS电路的原因是什么?! a( k# P0 W; L, z3 X7 F4 _2 v
  e5 O) W% Z  z5 {; \( R: L
5,较长的时钟信号要走带状线的原因是什么?4 ^( h) e- j1 d6 X9 e- c( J
' Q/ Y: y6 H; L2 W: P$ j2 k" N
6,四片DDR2顶底对贴布局需要注意哪些方面?试讲出其中六点。
' s$ h: ~) k# \# V  m& C3 R$ M" B
9 v; X$ M/ H# {* t8 ?7,ODT信号有什么作用?layout应如何处理?6 u0 I1 m, S- f+ F

! `* b2 O1 @- P- O' g# \8,VTT和VREF是否能共用?为什么?
  C9 x- a- F5 Q6 a& l7 N: y" Z
/ L' T9 M$ @' ^0 X" A9,DDR3的最高工作频率是多少?0 X9 `# R! P0 o/ h: d& p- F
  y9 F; l( x! ~9 i
10,多片DDR3为什么优先走fly-by拓扑?
0 I* m2 B& k, O* ^! ?/ O2 g" }
: T& D+ y, E1 r2 X8 Y***********************************************
- i8 [+ c6 {1 O" ^) Y' K& \* v
# _$ V4 X9 ]$ j+ c  J“PCB设计师职业规划与思考”  . \% v, N) k8 u" `& c6 }7 u# o

' {8 F" P/ }7 |* J1 Z! E , ^: L9 }: J. z' V+ c$ h8 N

9 y2 k- \) z2 k$ ]( ], b***********************************************
: ?# J1 u. J* N5 ?
& K6 y# O( |2 V关于答案,敬请关注5月31日的EDA365培训活动系列~
( T- w5 K( R* ?  V
* N) o5 }, u' M8 ~或回复超过100页将公布标准答案!
" a; B+ b1 U$ {! F
' i" D& y( H* _' L***********************************************

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sikixu + 5 很给力!

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发表于 2014-5-29 17:21 | 只看该作者
我就根据自己的认识来做一下
; h/ a" W4 Q" w1 PCB的阻抗怎么控制
7 [) ?5 G$ R" t; l6 c! v( G  跟阻抗有关的参数有:铜箔的厚度,走线的宽度,板子的介电参数,参考层的高度,如果是共面波模型还跟参考面的间距有关系。控制阻抗就要确保这些精度。另外在制造或者其他的因素下造成的阻抗不连续,可以使用串接电阻来吸收反射。. H& S' `; }, W. V# K+ V
( D2 D: v" x0 d  g' Q  W* |: y
2 信号线的传输速率是多少?
8 ~7 @% g: r' x3 D( M$ z3 B. ^' l0 T   这个不知道考的啥?我知道信号的传输速度是接近光速。不同的信号,传输的速率是不一样的。  W8 s! \% d* h

* i  w. V  m7 M8 w' s3 CMOS器件输入管脚在电路中要如何处理?为什么?0 _+ [& X# o& e! m& }, Z
   需要在输入管脚串电阻或者并联电容,因为CMOS的输入端阻抗很高,对静电很敏感
% L) j% e' x. K% A1 ?; j! I* n2 C* q) `: m
4 TTL电路不能直接驱动CMOS电路的原因是什么?
4 S$ B, O2 c, @% b+ s6 ]   电压不匹配,TTL的H>=2.4V,L=<0.4V    CMOS的H>=0.8*VCC,L<=0.1*VCC
# v0 d# X) H/ Z3 W7 W- H
2 Y, z5 T: K8 Y/ q& G$ H. S, W7 C5 较长的时钟信号要走带状线的原因是什么?
+ J' s1 Q1 v( W- h3 `   带状线指两边都有参考平面的传输线,这个是定义。周期性的时钟线具有很强的辐射能力,当走线长了之后,更容易辐射。所以走成带状线那么可以减少辐射。  g' R& C" T4 h' l( i/ T9 O8 F7 f
6 H5 |; J8 u% X8 v: i
6  四片DDR2顶底对贴布局需要注意哪些方面?试讲出其中六点。8 o) G5 W. n* H4 d$ y+ i$ }2 o
    没有弄过,不敢发表意见。! z( f4 x# ]; J/ Z# V6 r$ z8 p
1 h# F1 T% C' B9 k8 i4 ?+ d
7  ODT信号有什么作用?layout应如何处理?6 J9 J8 a1 O6 ~( @0 L. x; Z
    ODT信号用来开启ODT功能,主IC的是输出,DDR2的是输入。由于是控制线,跟其他的控制线等长。
9 d; c) F4 w7 L  Q
/ |* @: E5 u+ B, _2 Y7 A8  VTT和VREF是否能共用?为什么?
7 k" T$ W/ c7 V2 P$ g( S" K" |    不能,电流大小不一样。两个电压都是一样,但是VTT是给终结电阻供电的,电流比较大,干扰也比较大。而VREF是给参考电压用的,电流很小,电压的精度要求高。最好分开。
. b4 U4 k# q% c" p6 @( W4 Y, n+ C/ b
剩下两个都不知道。/ U: U) T0 Q  x2 e" X
   
. E. V8 F" Q: a! A
3 v0 s% b& w6 D8 s7 p5 v" ]* a/ `0 T; L1 B$ L" R4 b( y# U5 D
   
: l9 K# M3 U; R! S1 s
- d, S/ J' V; N, g: R; b1 p$ o+ c: V$ i! y* L

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支持!: 5.0
厉害,很无私  详情 回复 发表于 2015-3-2 15:13
真心好厉害。。。。而且很热情回帖!!!  发表于 2014-12-5 09:58
支持!: 5
真厉害!!  发表于 2014-8-22 13:46

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发表于 2014-12-19 14:52 | 只看该作者
1,pcb上的阻抗怎么控制?( ~, l* s- k1 h
SI9000计算一次就全知道,楼上的基本都正确,还需要考虑微带线的表面绿油和是否包地。
% G3 O8 K- F. M2,信号线的传输速率是多少?% R! T. |7 ^! {0 V0 M, T0 B
公式: Er^0.5*光速。+ j& R2 \" p- v7 \) E
3,CMOS器件输入管脚在电路中要如何处理?为什么?
# T* V* W" @' J5 O接上拉或者下拉电阻,输入高阻,同时需要旁路电容。注意栓锁问题和静电防护。8 ~4 P' X1 R3 ~+ F
4,TTL电路不能直接驱动CMOS电路的原因是什么?; o2 H7 {% d6 I# Z( B
TTL跟CMOS定义高低电平不同,其容错能力不同。另外,TTL是固定的高低阈值,CMOS根据VCC的不同,高低阈值不同。
, A2 |1 b, J  J) L" X- ?6 J' D- W5,较长的时钟信号要走带状线的原因是什么?, @7 \& F# o5 z* A& P3 ^8 u4 L
主要是EMI,CLK信号是强干扰源。正解是源端预留滤波电路,然后直接过孔走带状线。
3 [9 C. |- h' w' V6,四片DDR2顶底对贴布局需要注意哪些方面?试讲出其中六点。 + o: o* x/ o' `  D
首先拓扑形式:改良性T形走线。中间要T点,两两菊花链,对称$ t8 s' ?( m% w5 T8 R' y: Y
末端匹配靠近两两中间的T点,时钟匹配靠近DDR
( o; g+ B* G8 `; _1 B$ Q+ D两两的STUB等长,公用部分要大于分支,最好能2倍以上。0 s! w7 a' t4 Y: k) c% |. ^
其实最好走菊花链和FLY-BY,但是和SOC厂商沟通,很多SOC在对DDR的读写的时候不支持FLY-BY模式。( m4 N4 a% s& T# r

  h: [5 l; k* s7,ODT信号有什么作用?layout应如何处理?
* y/ N8 E+ i: N$ k" qODT:1,相当于一个末端匹配  2,给数据线数据传输的时候提供瞬间电流(这里的电流分正负) 3,减少DV、DT的大小,从而达到调整内存颗粒的CL等参数。等长,尽量短。2 C1 z7 g% W" D; g
8,VTT和VREF是否能共用?为什么?: Z! w5 H  [. a
不可以。VTT是上拉电源,在DDR读写数据的时候,其瞬间电流的突变严重从而导致VTT上有很大的纹波。        而VREF是电子开关的参考电平,要求相当高,尽量做到1%的误差。所以要远离。并有隔离器件。8 w- p* ^  `7 J8 [1 ~/ [
9,DDR3的最高工作频率是多少?
5 K8 L$ w8 I, d: \7 p/ L- Z    3G。这玩意是一直突破的。车载很少超过1033,PAD等很少超过1600,只有那种台式内存条会做到很高。
: Y. |+ N1 @: ?# O; o* I10,多片DDR3为什么优先走fly-by拓扑?1 X+ `6 m4 g9 M$ L: s  E8 ^
这个需要从FLY-BY的拓扑定义上来:FLY-BY首先STUB很短,很多甚至是在焊盘上直接打孔,保证其信号的阻抗、分支长度、外部干扰的一致性;然后能保证同一DDR上所有地址、时钟、控制信号线都能做到严格等长,所有信号的延迟都一致;最后只有FLY-BY的拓扑形式才能挂到8片DDR。$ @: y, ?6 u) Q& f  d1 \" e
7 M) b& c% g/ P* Y
6 S2 q( N& v5 z) k" y; L
这东西不是单纯的PCB工程师了,很多都需要根据SI和PI的知识。我的回答也只能代表自身的一些理解,很多也只是一知半解,涉及的东西太多了。
. k! d( C. s: ~  a6 o同时请大神指正。

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发表于 2014-5-29 18:57 | 只看该作者
尝试着答一答。
9 q* ?' a2 E) ?6 U! m/ k& ?9 H+ V+ s1,pcb上的阻抗怎么控制?
; i" x2 b; C+ m0 i! t, [; [' V) S阻抗受很多因素影响,单端线受线宽、介电参数、叠层厚度影响(我们一般给制版厂算,然后我们遵守),差分还受线距影响。2 O0 k% O" v! j% c2 c, t8 w1 N
2,信号线的传输速率是多少?
1 Z/ E4 e6 _- @$ _/ q- [6 ?( @9 C我们一般估计是6inch/ns 。但是不同介电常数的速度不一样、微带线比带状线快。
3 d; B6 G# d& F$ Y% x% X3,CMOS器件输入管脚在电路中要如何处理?为什么?
$ ], O" n) e2 n9 n) N* t我印象中好像没有专门因为是CMOS器件而作处理。输入处理主要考虑电平标准和信号边缘。
2 }  B+ l) n; Z' ^$ O4,TTL电路不能直接驱动CMOS电路的原因是什么?- O3 ^0 b: M, u. Q
基本没用过TTL电平的器件。8楼说电平标准不一样,但是CMOS也有不同的电平标准。接信号前还是得确认输入电压电流是否正确。) x6 k; t. Y& a. Z8 R
5,较长的时钟信号要走带状线的原因是什么?
0 _9 g$ l" S. r6 a; S; r5 o) j. z除8楼的原因外,我觉得应该还有时钟是重要敏感信号,怕外部干扰。另外近期刚看到,带状线的远端串扰近似为0(《信号完整性揭秘-于博士SI设计手记》于争)。我想这也是个优势。
5 C4 g* M. E5 K5 n* K- Q, }6,四片DDR2顶底对贴布局需要注意哪些方面?试讲出其中六点。
9 J8 U+ V7 `7 l# K0 {没有布过。只布过单层的。
6 [% r- B! G& G6 d7,ODT信号有什么作用?layout应如何处理?)
  P: [- t# K* G, M% p9 Z片上端接选择。在双向数据线中用(个人理解因为是双向,所以有时候需要端接有时候不需要)。
. a3 R: \5 `4 d) u# W2 a, F3 ~layout要求如8楼。
. \  b+ C/ {; ~- {. C4 V; `3 t8,VTT和VREF是否能共用?为什么?2 a8 Q! {/ X2 \) G* O9 N3 Y( t3 N
不能共用,VREF是参考电压,VTT是端接电压。VTT电压在内存操作的过程中会有很大噪声。0 W% u; N( C! C+ C5 \6 M) V
9,DDR3的最高工作频率是多少?. H- [/ H, q* e
2000MHz(百度百科)
- Z! [' V3 ~0 D$ @/ w5 j: x" l10,多片DDR3为什么优先走fly-by拓扑?
* _+ e8 M9 {" y/ S. cfly-by如菊花链,减少分叉长度。个人理解分支很短的话类似集总线了。前面的芯片对后面的芯片影响小(肯定还是有影响的),后面的芯片对前面的影响大。
1 F8 B1 d) Z% E$ a7 z; {# ~. O$ ~3 {( R8 |+ ~* x
有不对的话请版主赐教。

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发表于 2014-5-29 16:06 | 只看该作者
看了以后就知道自己该做啥了
做一个优秀的工程师,做一个优秀的人!

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发表于 2014-5-29 16:32 | 只看该作者
顶一下先,还真没一道题会。看来路途遥远啊

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发表于 2014-5-29 16:43 | 只看该作者
坐等大师讲解

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发表于 2014-5-29 17:10 | 只看该作者
坐等讲解

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发表于 2014-5-29 17:10 | 只看该作者
都有那么点印象,学过,只有两三题解释得下来。。。面墙查答案去。。。

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发表于 2014-5-29 17:16 | 只看该作者
坐等正确答案
摆脱依耐,自强不息。

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发表于 2014-5-29 17:23 | 只看该作者
哎,楼上的能答得这样感觉都好厉害了。
摆脱依耐,自强不息。

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发表于 2014-5-29 18:10 | 只看该作者
顶8楼的,添加一下,* Y; p1 v& H6 ^  s0 J7 e
2,信号速率V=11.8/Er^0.5 inch/ns,Er是板材相对介电常数,11.8inch/ns是电磁波在真空中传输速率) G! g  p/ y1 X
3.补充就是CMOS输入管脚阻抗高,管脚对外界干扰信号敏感,一般上拉接电源或下拉接地。/ p5 G/ k# Z& {1 W
9 .DDR3最高工作频率1600Mhz
* u& i) a: u- C3 o5 L0 g10,还是等大师来精确解答

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发表于 2014-5-29 18:14 | 只看该作者
对于第8题,一般电路中即使两个不同电源电压相同,但是也不直接共用的,相互之间易干扰,对系统稳定性也容易造成影响

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发表于 2014-5-29 18:52 | 只看该作者
论坛里果然高手如云

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发表于 2014-5-29 21:22 | 只看该作者
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发表于 2014-5-29 22:21 | 只看该作者
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