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[仿真讨论] FPGA, DDR4 SI, Channel 2 Fail(worst case Write enable)

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发表于 2018-6-25 21:18 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 Quantum_ 于 2018-6-25 21:19 编辑 4 G) ~' m! q: t& `5 o; Y

; h4 }& o7 `7 `. e( J1. 第一次, 阅读SI 报告, 有如下几个问题.
% L" F- W6 V- Y" T6 t    a. 如图所示, 其中的1T, or 2T 是什么意思. (*本人不是SI 专业)) n4 n) Z+ H$ F' b4 t" a+ Q
    b. 图片2中, 所示的时间261ps 是指什么时间.
( i1 ?6 d0 _0 z# P) @8 s3 W) q    c. 为何图片3中的worst case 不是261, 而是324 ps?
$ L( T; f% T: W. }, N5 \8 o) _) b; y+ N2. 通常, DDR SI 的目的是什么, 主要有哪些参数或者指标? (这里指后仿, 即PCB走线已经完成)
& K4 `6 a, x* s7 C7 [
( F5 [$ U2 H4 i3 Q( g3 _* v5 A- N3. 图片所示的Fail,  是哪个/哪些因素引起的? 该如何改进?
) {( \5 j: `  s. B' Q/ Z' y0 n0 R    a. 是走线长度有问题吗? 长了, 还是短了?
# i# y* J( R: @, }    b. 可是, 我查看长度表格, 却是正常的范围.5 t, Q. H4 r5 H. w# J" M0 m( d
    c. 另外, 如果是长度有问题, 为何U13, U14 (Fly-by在u12之后)的2个devices 却又没有问题.
) w0 z2 F- e8 y! y, ^% N/ y8 g7 u$ B8 L
以上,谢谢!' m/ b7 i# V8 w3 |1 }9 t4 V
- p4 [! y/ g8 ~7 q
) B* @- S& }' f( y8 z/ s+ J

pl2_topo.png (110.88 KB, 下载次数: 0)

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