★★★ 大家一起学PADS （一）★★★......【有问必答贴】

jimmy

* c+ t' j9 z) ^* H, E
$ A# W- L5 k8 H' ~3 G大家一起学pads!

互相学习，取长补短！
# g4 Z5 T; O/ j: }' z' [
大家对PADS软件使用有不明白的地方或有什么心得体会，

本贴限pads9.5及以下版本的交流。（暂不交流PADS VX)
) y. `; X+ S0 R1 n' ?$ V1 I

. p' y6 R0 a* L5 o2 h0 A欢迎跟贴！有问必答!



[ 本帖最后由 jimmy 于 2008-12-23 21:08 编辑 ]

1 D( B: e3 |. g$ E- |' d6 e/ I6 U& K
由于此贴已过有效期，特开新贴：
2 r7 I: R' c/ B
★★★ 大家一起学PADS（二） ★★★......【有问必答贴】
https://www.eda365.com/forum.php? ... 63&fromuid=1147
) q" S) L' m3 L% C; h5 L2 K* A$ s

etwk

jimmy 老师是显示的是Ref.des.但没有Part type and part number

gui_qu

gui_qu 发表于 2011-11-16 20:37
一般那些网络需要包地,那些线要等长,数据线是否都有要求四线带1 地,
这方面是否有详细的理论解释?
6 q' p! \" }/ i7 t) f3 |3 I( l如果需 ...

非常谢谢jimmy回复,



另还有些疑问.请教.
. E9 D1 n4 S; P" j% R- o. g1.包地原因,主要针对易受干拢的信号 ,还是针对易产生干拢的信号?或都是两种信号都要进入包地?
2.等长知道是时序要求才做的,但对那些线有时序要求,有时分不清,
如DDR的数据线与控制线是否要求等长?
地址线与数据线是否要求等长?
. x: G1 `& _" J或者是只要求成组的数据线等长?
9 _, w2 L- ~- K; t+ q3 T, h又或者只要求数据结的高8位等长,再低8位等长,高位与低位不等长?,
; |3 A3 ^2 W8 L% A( ]5 Y* {; A
另还有一重要问题,
通俗的说多少M频率的数据信号有时序要求,如是400M,800,还是1G.?
* t8 m9 e! |3 f1 \
一个实际的问题,如DDR数据线,最长的那根线有800MILS,但大多数线在400以内可以走通,
如果频率是800M,这个时候,走等长好还是不走等长好?

) _6 Q/ Y. X3 C( S9 `1 f另对于双DDR,或多DDR,如何等长?
6 L: ~' _3 [6 {( {2 K+ m* C5 o' c
3.以前经常有听到较多数据线时,如16根时,
走4根线时要走一根地线,不要16根同时走,不知道是否正确,不知道具体是如何要求的?
% T' r0 C" e6 o, {' G, @7 \
6 j. U6 F' n, ^. q# O' X

$ H! `7 U% @* g6 ?. n
4 W: q  m& I8 A) P

jimmy

yamazakiryuji 发表于 2014-11-15 20:52
版主你好，我用的是PADS2007，在原理图拷贝时，经常会出现很多红色的小方格子（就是那种电气连接断开的标志 ...

  D/ N* K6 I" v9 E取消显示标记选项即可。

0 J: ?6 F% F) Z# K% Z+ P. A
, u) x& J$ r) o3 q  f( h

jimmy

layout做完了，铺铜也完了，但是每次重开pcb文件的时候，铺铜（flood）的地方就镂空了，如果需要展示效果必须用Flood manager重新Flood才行。
  x# Y( [( T/ E- i; _
+ k+ p% p) }; s5 [解决方法：重新打开PCB文件时，重新执行HATCH ALL就能恢复灌铜了。或者view->nets，然后关闭此对话框也可以。

7 m+ S2 h) X: m- V5 \" ]4 l2 [也可以进行设置：Tool-->Options-->hatch and flood-->勾选“ Autohatch on file load”

jimmy

xian2006 发表于 2013-10-10 16:58
比如说这个封装，那在PART上不是要加很多引脚，在设计规则的时候同网络的安全间距设置为0，这样才能通 ...

中间的散热焊盘只做一个大的就行了。

另外一些小孔，在PCB设计时，选中中间的散热焊盘(通常是接地）的网络后，右键，add via.

想加多少就加多少。可以比推荐的多加几个。

yaxis

有什么办法能把4层板分离看内层的电源和地层的走线和铜皮是什么样的吗？
我上次打了一半感觉内层短路了。

jimmy

原帖由 zltwin 于 2008-12-5 11:50 发表
由于层面比较多，想通过设置快揵键来查看各个层面，请问有没有这个设置啊

Ln

n是你要切换的层
# a5 Q! Q4 ^6 S9 ]- I# j
比如你要切换到第3层，请输入：L3
5 u, ?0 E$ Z" {) e9 X. \' n然后回车

jimmy

原帖由 loveineda 于 2008-10-10 13:18 发表
初次使用PADS，出现如图中央的问题，左边的电容和右边FPGA不能正常连接！
" M7 a! @6 }" t- l) C% ~可能是我的走线比FPGA的管脚要粗吧，导致在DRP模式下，出现FPGA这边用非常细的线来连接
这个问题能在开DRC模式下解决吗，有的话，告诉我方 ...

0 [$ `/ I( C% g% B. y: i* P7 r
$ s, d$ C+ ]) q3 R" ~0 Q那是因为你设置了安全间距不当的原因。比如你的FPGA的元件脚间距才6mil，而你的安全间距值设了10mil 或6mil以上，而又开启了DRP走线的话，当然无法连接。
/ i1 N: X5 l3 ~. J8 Z9 c  l4 ?5 ~, X
' v' w! Z- m* L0 E3 a0 _* L) q我很少开着DRP走线。都是设置好显示栅格和设计栅格好，利用栅格的功能来进行走线。很少修线。

hunzi22

那具体和什么走线习惯有关呢？好的习惯应该是怎样呢？
我是菜鸟，希望楼主耐心指教
) ^9 _) p# S$ C) [. ?; @
2 F+ g% i2 i- jjimmy:

3 J* b4 S0 O$ b1 V! ?3 Q+ U! k( |比如创建元件,丝印外框统一做在all layer

3 ^/ c1 [8 C; ]3 g+ M2d线宽不低于5mil
1 W! T- D4 j, n( j' {- s* x
0 q% X% n, x5 l: w' ^: YTEXT等信息不添加在TOP或BOTTOM层
' R8 I3 d' @6 c* @- {
# p+ R9 d" c' Q8 T; Y" f# ~) o等等...

; Y' }. c* o0 N8 m" S; d  f[ 本帖最后由 jimmy 于 2008-12-27 21:32 编辑 ]

weirong

PADS如果自动铺铜,铺出来的锐角怎么手动修改啊
) a- Q; Q  e6 Q+ k
jimmy:
; T! M+ }9 d$ _! k, ~* O9 A" J; X  x
6 M( f$ d# Z* ~: ~这种修改起来很费时间。

' d" h9 K1 |; W: H0 ?$ v主要跟你的走线习惯有很大的关系。
0 b( {+ S6 M4 E
1 G* g# Y0 C; v5 D我们一直在说，良好的设计习惯很重要，可以比免很多后续优化的时间.
" u; i6 b* C5 p1 _1 [- k
如果一定要修改，可以一些比较明显的锐角处，画一个keepout,或是画个copper out,
0 M- ?) }" A+ ~
灌铜后将之删去。

[ 本帖最后由 jimmy 于 2008-12-27 21:31 编辑 ]

jimmy

; _0 |+ T: p! [$ r  x1 m这种修改起来很费时间。
3 }& f6 X  C$ {3 x8 i8 d  D8 j
3 V4 m. g& Y" y主要跟你的走线习惯有很大的关系。

- r  {6 F, W7 S我们一直在说，良好的设计习惯很重要，可以避免很多后续优化的时间.

% |* q. O7 f% i/ E3 d5 u如果一定要修改，可以一些比较明显的锐角处，画一个keepout,或是画个copper out,
1 v$ b7 l% w5 x0 q; t
  Z- t1 j7 \# q" w( b8 B3 H3 ?灌铜后将之删去。

hyd2679

hanicesnow

我用的是2007,别人用2005设计的板子,我用2007打开这个板子,用ORCAD10.5输出网表,再导入到这个板子中,
8 L$ L% [" u5 j& ]; ?7 W" T原理图中更改的地方在PCB中没有显示.为什么啊.请楼主帮忙.为什么还将EGND网络自己删除了.这不是白改原理图了吗,是2005与2007兼容性的问题吗?
错误如下:
0 P5 b* m; @5 jMixing nets EGND CN2 1 FMI CN2 1
1 t  g6 @) r; sCN2.1 LA4.2 TP42.1 RF2.2
*Bad *CONNECTION* ascii data format, nets must contain more than one pin. Signal EGND
) x4 @+ x8 Y6 k; |) oMixing nets FMINT CF6 1 FMI RF2 1
LF4.2 P4.1 P3.1 DF1.3 CF6.1 RF2.1
  i: f- d4 R. Y& aWarning: deleting signal EGND
  Z$ N0 g, a  y: B; T( ?' q**INPUT WARNINGS FOUND**

amwu_1984

楼主开个QQ群吧

maple

请问画PCB时，自建封装有哪些好处。
因为我平时工作中都是直接用PCB图直接保存封装。

思齐

钻孔对问题
看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8，可有些信号只到3层，或4、5层的，什么也要用2-7的钻孔呢？
% T3 P7 Y" I5 u还有个“地”的问题
手机中有模拟地和数字地，它们是布在同一层还有不同层？如下面的层叠方式：
TOP(RF device)-layer2-GND3-layer4（RF&High Speed&Audio）-Gnd5-layer6-layer7-Bottom
4 J5 E- v# A# U  aTOP(LCD)-SG-GND(混合地)-SG(RF带状线)-VCC-GND(参考层)-SG-BOTTOM(RFdevice)
模拟和数字的地分布在哪？还有“混合地”与“参考层”地有何区别？

loveineda

初次使用PADS，出现如图中央的问题，左边的电容和右边FPGA不能正常连接！
可能是我的走线比FPGA的管脚要粗吧，导致在DRP模式下，出现FPGA这边用非常细的线来连接
/ z& R1 W! a% {5 W: r7 H这个问题能在开DRC模式下解决吗，有的话，告诉我方法，非常感激！

maozhiqiang

Value值显示问题
9 ~0 B  t! |3 U0 ^最近画了一块板，线也弄完了，最后时，老板要求出图制版是显示出VALUE值来，
/ s: k* G' q( \0 c, X: R: u6 S# a我用allegro画的原理图，PADS布的线，现在板子布好了，想加进去VALUE值，却不可以；
关键是我最开始导网表是没在后面加{VALUE}项，打算生成一个新的显示VALUE值的CEO比较下，
结果比对后说NO DIFFERENCE，各位帮忙想个办法，能顺利解决就好，实在不行，最后出CAM图时
只好手工添加了，希望各位能提供好的办法，谢谢！

古域清流

请问有尊敬的版主，我在使用LOGIC的时候，为什么不能接地？？按右键选地的时候弹出一个窗口,提示:
8 J6 b4 T6 O# {( @4 _: _pin discrepency    decal gate<1>for gate number#<1>   
, f" e3 E9 U  r还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而别人使用LOGIC 时又无此功能.
% M# f3 P, |, h& d为此我很是苦恼!别人说是软件本身的问题,但是我把别人做好的LOGIC文档放入我的电脑打开,上述问题又没有了，因此我怀疑是否是软件设置的问题,真诚地请教版主!

mdwct

原帖由 古域清流 于 2008-10-22 20:07 发表
请问有尊敬的版主，我在使用LOGIC的时候，为什么不能接地？？按右键选地的时候弹出一个窗口,提示:
pin discrepency    decal gatefor gate number#   
+ ^4 J  [5 ~, `还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而 ...

please uncheck
allow floating connections

tklin

对思齐:
- \3 q+ n$ X$ A1.看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8，可有些信号只到3层，或4、5层的，什么也要用2-7的钻孔呢？
& F7 D* ]" c1 \reply:因为2-7的过孔会自动根据网络选择层,就是说你布线在每3层,过孔就连每3层,其它层则不连!

9 D$ {8 e+ ^1 {& P" D) e2.
4 u4 v  G" x# [" w+ Q, p手机中有模拟地和数字地，它们是布在同一层还有不同层？如下面的层叠方式：
) P: b" l$ L) _/ P- x! L$ LTOP(RF device)-layer2-GND3-layer4（RF&High Speed&Audio）-Gnd5-layer6-layer7-Bottom  TOP(LCD)-SG-GND(混合地)-SG(RF带状线)-VCC-GND(参考层)-SG-BOTTOM(RFdevice)模拟和数字的地分布在哪？还有“混合地”与“参考层”地有何区别？
0 L' ?2 ^5 f! y& e9 Z& l7 Treply:初涉手机,这个不太清楚,不过以我的理解,由于手机比较复杂,数字模拟区难以区分,通过都不作特别的数字模拟分开处理啦,但是对高频部分都会隔离开来!至于混合地当然是数模地混合啦,而参考地层是作为射频线,音频线的参考层,因为这个层完整性较好

maozhiqiang

求助:网表问题
6 I" P9 o; t5 H  n/ ^3 @& V8 y重新装了下电脑结果,输出网表时提示      :
Design Name: D:\资料\复件 FINAL.DSN
[FMT0012] Can't open first output file
/ x' v! i6 T/ m8 N#各位碰到过没有,帮忙啊,先谢谢拉!
  `. K7 a1 d  `& x: v  u
斑竹救命