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标题: allegro 資料隱藏 [打印本页]
作者: penny190    时间: 2011-5-31 10:30
标题: allegro 資料隱藏
本帖最后由 penny190 于 2011-5-31 10:40 编辑
' n. G3 z$ M0 w' _) f! K; O. ]5 u( r' {7 Y1 Z
Dear 各位大大，想請問Allegro 有隱藏這方面的設定嗎？隱藏Board file的Netlist 與 Clines (TOP & BOTTOM)( E! a( T0 F' N3 j

6 T  T7 v, A" O$ D+ V3 y) z3 T) f; N2 ]; E5 u, k

5 a4 F4 {7 B' C- I3 ~7 A+ z$ q; s) e2 b; l3 o$ R8 x- u: B
最近拿到一張Board File ，打開Board Top and Bottom的Etch都被隱藏看不見，內層的Shape跟走線都可以顯示，而在Display/Status裡面，所顯示的Unrouted 0/0，而且，去查詢Componet PIN點 都是顯示UNSPEC，當初懷疑是不是只載入零件，而沒有載入連線關係。# ]* v2 G3 a8 r0 q& e  D5 L8 H) g0 G1 @
但是對方表示，Board File有完整的連線關係，是完整的Board，在allegro 可以設定隱藏資料，而且確定Cadence原廠可以解決，
6 t1 z0 |+ H# {; U所以，所請問各位大大知不知道這個功能？/ {) y9 a$ b% a! U& A, B* ~# p

3 |; Q, `) w6 X5 R: h! ?# M據說在15.X就可以設定了
4 h: F/ c7 |; D" t7 y) g4 ~& r: B( g! x, O2 p6 m+ D, j5 S
謝謝( L+ {: \# j- S4 `; h

1 z8 n5 W, F5 ~3 k0 U# r把檔案發給大家看看
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lock.rar

4.18 MB, 下载次数: 43, 下载积分: 威望 -5

作者: laikelang    时间: 2011-5-31 10:46
这个PCB file不是带有完整Netlist的，对方已经删除了所有net连接关系。
作者: penny190    时间: 2011-5-31 10:59
但對方肯定Board有完整的資料，他說嗯！應該說不是隱藏，而是將板中的Netlist & 表層的走線作了特殊處理，原廠可以解開這個”秘密”，如果有管道也可以Cadence原廠來幫您恢復，所以才想問各位大大知不知道allegro是否有這項功能
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作者: laikelang    时间: 2011-5-31 11:08
据我了解是没有这个功能的。那个Board肯定不是完整的，DRC:5XXX，net: 0
作者: Daniel_wang    时间: 2011-5-31 12:04
我也想了解下。



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