Verilog语法高手请进。。。关于例化的一个问题。谢谢了！

text108

一下是对一个模块的例化：
1 C8 P, u) r. j  ]* V1 P& Lm1 #(`UART_FIFO_REC_WIDTH) m1_inst(
2 u' E5 u: {5 V- N* N8 n.clk(  clk  ),
/ b* P6 \! k& G; w4 ?2 j   ..........
. T$ n% d1 S. {. V' Z, r. K* ^6 s);

. \6 `# h+ M: P, [! [/ d6 \该模块中定义的第一个参数是 parameter fifo_width = `UART_FIFO_WIDTH;

5 z6 X! K- u$ O& B: Q在另一个专门的文件里定义了：
- I7 q% ^( D+ y6 |) w) \, [& W5 i) m`define UART_FIFO_WIDTH 8
`define UART_FIFO_REC_WIDTH  11
2 F1 e0 P+ C4 ?: N
8 Q. e* F& ]# {/ q) Y! L: u6 m4 ^一开始我以为#(`UART_FIFO_REC_WIDTH)的意思是延时那么多，方便仿真。。。后来觉得不对，不是延时，因为又不是在做赋值。。。

编译后看RTL图发现，该模块UART_FIFO_WIDTH的值全部替换成了UART_FIFO_REC_WIDTH的值，到这里我大概明白这里的用意了。觉得很奇怪，以前从没遇到过。。。

elone

定义参数。。。

z353664407

这个怎么传递呢？？？搞笑吧，如果你题目出错了的话，说是传递我信…………

shanweiling

我一开始看到师傅写的代码，也以为是延迟，一想应该不对啊，可综合的逻辑设计应该是不会出现延迟语句的。问过师傅才知道那是参数传递，也可以传递多个参数

wwwww_11111

oo ,楼主这么一说好像我也遇到过啊，就是给替换了啊