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标题: 捷波公司的电脑主板！（大家来找碴）！！！ [打印本页]
作者: cmos    时间: 2008-3-26 14:30
标题: 捷波公司的电脑主板！（大家来找碴）！！！
下载路径如下：7 i  _. X  h5 z* i
https://www.eda365.com/thread-1183-1-1.html6 Z" m: P6 C9 n4 a
. E, Y5 j& k! h- K/ N/ G  a0 p$ W
2005年买了块捷波主板，买回来3天就点不亮了，换了个，接下的两年就是痛苦的煎熬，要么启动的时候见不到硬盘，或者莫名死机，忍无可忍2007年的时候，换了块华硕的，从此世界清静了。上月见到此强贴，苦心灌水1周，终获下载权限。  v2 B3 b7 |1 Q( x6 K7 n. k
也闲着无聊，顺便开此帖学习下捷波主板layout，大家跟阿。我是一边看一边跟，所以大家有不同意见或者发现问题点要跟贴阿。& @( X: ~" U4 s: l! |  e" r
: Q/ z& X9 M. r

+ l! t0 ~/ O$ _$ T. T-------------------------------------------------------------------------------------------------------------------------------
5 f. u8 S$ Y5 Z% `花了3天，断断续续地看，写这个帖子。觉得表面上能看到的问题，基本在下面罗列出来了。这个设计工程师其实做得还可以，有些阻抗控制的叠层划分等都没出大问题。也没有一些常见的坏毛病。
6 @; ~! V3 ]/ p; v' D# t" p  i2 [% y9 |3 v% R4 M
大家也别认为我挑剔某些问题了，事实上我已经放松很多要求了，更细致的问题点，我都自我保留了。其他的布局篇之类的也就没精力看和写了。一方面没有原理图，另一方面自己能力还不够。
9 M9 l  {+ c/ y* @
' O2 h$ i  {6 `) @, R: l& A( B但不意味着这个帖子的讨论已经结束，从一个参考设计的大众评审，来评估大家心中的layout标准，对我们能力的提高很有帮助。因此不能听我一家之言了，大家踊跃回帖阿。
+ v, T1 H( a/ Y$ q3 J3 T8 a9 C- i2 _
[ 本帖最后由 cmos 于 2008-3-28 14:30 编辑 ]
作者: cmos    时间: 2008-3-26 14:35
铺铜篇（以下case，择其一，均不累述）8 b4 f$ y5 k1 m" H7 A( W* s
5 m. z5 \. H( i+ ^1 ]
1：大的铺铜，却在这里变成瓶颈，其实那个via打法是可以调整的8 Q- |: U8 T* ]. a. N3 w3 r' n

( ]$ u" |2 _: s, v6 u6 f; o" e
, @) B# g. q" }4 S9 [( E2：被via割断的浮铜
' Q3 ?- N0 m8 L/ x: Q6 S
: ~! P6 I% H  R  a& v
2 x( Y6 r! `$ I: ?) B
  f6 |  m* h6 e, a9 E1 \3 @3：via删除了，铺铜没有调整就是这样的
; M8 z" |7 N2 X' l1 b6 d6 j! Z0 k5 z6 y% y& J+ y

6 x% Z% i: `. H' `  S
/ S- ^) n; L6 d& M: q/ a7 m4：自动铺铜造就的小天线
) D/ G- z% V* I4 e/ m0 ?
/ l" i# m; @" B4 b! h- \4 L5 H7 O3 G& }. h0 |3 [; a6 _
5：从有利于焊接的角度，器件焊盘不要全覆盖更好。" B* R. y; H) ~- K
8 [; u- }( I; N0 P* i8 Q

, k+ {5 D  N* F( K
+ [" T, y2 k3 d6：其实从via看，上面多出的部分是多余的，多余的shape是否意味着，受影响的几率更大。; i' w' ?1 `2 A
+ P$ b; t, j+ Y1 U

( J6 N; O# ?* X8 l% S! ~0 Z, V  X- W- C& k- A& S
7：铺铜最好不要跨越焊盘进入器件内部，并避讳在此类小元件内打via.
9 X+ X# f) _. e' }  q) }0 ?6 G# G/ A# X7 {% V5 ~0 [# `0 ]
3 _$ A7 t: h0 F6 b

: q- x, a6 Q+ ~' i6 ~8 A; _0 x# h  s
8 T  c3 ^+ K- ]" s& N0 I) e[ 本帖最后由 cmos 于 2008-3-28 14:31 编辑 ]
作者: Allen    时间: 2008-3-26 14:55
提示: 作者被禁止或删除 内容自动屏蔽
作者: cmos    时间: 2008-3-26 14:57
布线篇：
1 }) m$ X, z, K5 N
( L: s1 j6 X) N* _1：穿越0603，这个pci的rest信号，为啥有时电脑会莫名重启呢？先看看他们的rest是怎么layout的。
6 f( c5 Q: P/ x) y8 {4 ?+ i9 d) X; l" k& a2 T0 g! ]

9 ^. ?) A6 K; t+ S/ L3 W# }$ }& M+ {
2：T分歧是无法避免的无奈选择，但也不是下图那样做的。
3 u. Y- T0 _7 B6 p" f5 n. y# Z( ^: i
$ q5 X9 i7 U; z
8 u* q$ T) z) u
$ F: `0 f4 M" G: R7 S
3：电源部的电容，被如此穿越。
) [$ j5 c/ v, o6 _' x' W此类电容一个比较热，另外电源和信号互相影响，即便有时影响可以在容忍范围内，在layout上却是可以做到最优化布线。: O- j: n2 [4 y
: e; S3 k5 o# n
. N4 k7 y! t' l9 D' f. H  e
; v" d3 @! p6 e  I  w( @
其实空间很大，为何要一定要从下面走，还要贴着管脚
( i3 G* ?5 }; j
/ x" l9 M5 c: k% w8 n + u# c! E5 u8 b: w. a; _6 e8 |
- h& |% S, @) i4 \3 {& T+ I
4：BGA中出线，不在pin中间，其实constrain设好就ok了，道理就不说了。
# E1 b$ L" F. W+ p9 O' F- A* M0 n5 S
/ p" N0 N( o" G) F& Y

% k2 `) _# T% _4 H8 e" \* O4 Q5：可优化的差分布线，差分包地还可优化完整。/ q: `. N, R  b4 c$ _  T
- [" e8 k8 ?' ^, W5 R- e: l

. `/ I  H7 _0 u$ l
  t1 q' G. z8 r% d$ z6：出焊盘锐角以及同级DRC，pair能做到对称出线最佳。
6 s& G/ }. V  Z
- g5 C5 ^4 Z# r0 P4 d
8 K9 K2 {9 Z9 D$ N1 N
1 }' ?5 u! w6 Z1 ^+ n# r7：不知道为什么很多工程师没有check dangline的习惯，虽然有些躲在焊盘里的dangline不会造成影响，但是alllegro的这个功能还是能帮助我们找出真正的问题点。
9 q" J2 ~' R$ y& e0 X- I! W$ c. p# D

  P' K! Z6 P. Z7 T% ^! T) i9 S8 }7 {- m7 c
8:打的过远的地孔（蓝色线），可以就近打，bottom的bus绕开。当然还有电源信号穿越了那个三极管。
% T1 u' t3 y% @; t1 _+ [. m1 v1 }& ~3 C4 e) b4 _' V+ d

$ Q" B5 p1 T# F9 ^4 u
3 h+ l$ R5 C2 m" Y, [9：(前一项的bottom视图),gnd via 就近打孔，删除多余的conner,也是layout布线优化的一部分。; h! y! n! K' J4 Z9 L. n! _
3 x/ E; y. _! V# b3 ^
$ j( j. d" T( W4 ?4 D1 k
' U! w. \# [' {

  o& x' ^: I- O5 T5 m细节的处理体现出layoout的基本功，因为细节无处不在，体现出layout是否有良好的习惯。在高密度设计，这种坏习惯可能是致命的，会浪费很多宝贵的空间。, _+ e% i# ?0 i" I) Q8 t
为什么出焊盘的via从来就没有能打正的。
+ F- U) n- t4 X6 g; F! d: G6 s% Y3 L. l! d

- Z  o6 n8 z- _2 g
: z; D, V" E2 c  M" `, H10：cline与shape互连时要小心，不要制造锐角出来。
2 n! R$ ~& }9 E0 z2 p9 {& O4 C6 O% M/ v. m  J+ @6 C

# t3 Q2 Z) P" ]# s, Z
+ ~+ w3 @) _& s% D" _11：lock off的线，不是问题的问题，也是check中需要修正的一项。2 n# ]; M, p4 B) v1 R8 N
6 U. l- R2 v4 w% U  p

8 v) q/ I6 ~9 ~- @  o9 l. v设置篇：
" h- }1 N, f* z2 ^8 {# j* m# J3 I! ~% Y; g- T1 l: w* h
1：一个正确的constrain设置会帮助你迅速的定位到问题点，如果一个错误的设置意味着什么？
. {% i* R1 [) |! r  Z& n3 V& u1 T1 y6 E
相关的constrain area,没有在相关的design rule找到设置，那么assignment table设了还有什么意义呢？) u! Q. r/ z4 n# q
NET_PHYSICAL_TYPE = PWR$ m) d5 q+ c% N, {. B8 a6 i% M2 e8 L
NET_SPACING_TYPE  = BGA1 O, g  ]& ^. n. {! y( E0 \% I7 l

% Y* O3 ?7 `* c" b% q9 z
7 c9 L% P9 M* P" d' I, Y
! f8 o* N1 _2 B* C- Q, b+ h* g; l& S. `. T
2：layout可以选择给自己添麻烦，或者让自己随心所欲，但是往往牺牲的是性能，在空间容忍的范围内，尽可能的拉大间距，比如via&via,via&pin,power&signal等，可以给制造，焊接等多方面减轻负担，也是减少窜扰的一种方式。至少schematic来找你的时候，你可以理直气壮地说，我的layout做到最优化了。' Z6 x2 y" F, i; m' \

! b) }* |% j  p1 {! S 9 `4 `% f1 g$ f& ~6 }! n$ u5 Z

! U0 l7 @5 i  K7 V7 D' N2 [4 |' s3：placebound top/bottom的作用，就是帮你在布局时指导你的间距，即便有的时候，你所认为的DRC是可容忍的，例如C94。
5 s  D5 A) T1 H但不意味着其他的器件就有资格去穿越这个道德底线，造成的后果是layout无视此类drc,从而r268,r266的情况出现了。
" N) N( w8 v% X  \
& |; _' N$ ?  q4 I8 x5 {
  X3 e$ O2 ^5 S- x" x
3 h& W$ b7 r/ t) @0 w0 v7 f4:4个方向放置的带极性电容9 `  m- ~7 _' Y# W0 ]
这个的解释可能比较牵强，就是在做贴装的时候，4个方向放就只能人工做，如果2个方向放就可以机器作了，但是有很多设计两方向放置的要求。我也不清楚真实原因。
+ o8 @8 J! ]6 U! D; W+ n, A( `; O! t2 b
+ t1 q+ l) V( I* O6 C0 u2 F
; q" f* u( m$ s. V( i/ [( y. F
0 D( k4 i  \$ q4 S" k丝印篇：  x" @4 e6 ^9 K5 l
这个是具有争议的内容，因为不影响性能，不同的公司有不同的要求，当然很多是没有要求。
: D7 G% p: _6 v& f; O5 b- E9 I我受过的教育，对于silk的具体做法是有具体的规定的，也许从silk的放置，可以看出这个工程师做事的细心程度，是否能做出完美的设计。
# ~, w/ a* f- l& v8 M4 @% w' ^* O" j/ f4 d6 V* _. r+ z
1：silk被设置成了0线宽，虽然在出gerber的时候，可以变成带线宽，但我不知道对做silk有什么帮助，（很遗憾，我现在公司的silk text也是0线宽）- _' k' k1 J3 K/ g6 J
2：silk 文本和器件丝印相叠6 ?% h+ k% v) H5 M3 p( p/ P3 D
3：silk文本被via的drill打断。. ~% i# O9 J% Y  C& @

# H8 a: S1 ?0 a8 H# W5 Z. C
& T  F# D8 Y. _3 n& Z( m
% X8 ]; [7 |  i7 J# s4：叠在焊盘上的丝印/ F6 x3 C8 \9 P
- ~6 I* V* {- {
* p- n% |5 u  c/ M1 p6 k6 B

) u7 r, a  J2 P3 q4 U3 x8 k$ q5：竖器件，横放丝印* {/ P6 o. ~; \* Z. E

" m4 j% @, p% s( V$ K# y( [: U ' D8 O- R. _  g- \
6 _6 d  E1 d; T! l
6：没有摆正的silk名字（有空间的）
. f2 C' i8 D& P: O+ V/ o" Y$ U& ^; b0 c* S: [1 |: `
" \# F: g% ~# r& B! W
5 ^2 ]8 {  O: d
7：没有放齐的silk文本,如果用大格点放就能放齐的
; N; ~/ V7 n% E/ V% o# W: n) _) K0 x6 [2 E6 M# p" |% O; J1 l
/ J  y2 M. q( O+ B; C
& B( ?3 g0 L2 P# b. t5 X
8：silk文本相叠，需要考虑到最终的silk其实是有宽度的- X: U6 e+ q6 @) N$ P
9：尽可能减少辅助线，从而做到美观已经言简意赅的表达。
. b# ]. i$ v" m1 c9 Q 4 v: U8 Y# \) m. y2 `% J
; l1 k5 {9 D& d  m2 k
[ 本帖最后由 cmos 于 2008-3-28 14:09 编辑 ]
作者: changxk0375    时间: 2008-3-26 15:41
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作者: zll    时间: 2008-3-26 15:48
值得学习呀！
作者: cmos    时间: 2008-3-26 15:49
原帖由 changxk0375 于 2008-3-26 15:41 发表 5 Z; I/ d6 K4 `8 H
第四幅图还没有理解，不知道怎么就造成了小天线。是铜皮的尖角形成的小天线吗，怎样才能更好？是好修改一下铜的尖角吗？ 请解释一下！谢谢！
$ a4 L/ L; O% k6 \8 \0 P
5 P; y+ S  x0 N0 s9 k: \! \0 X
铺铜原则上不能出现锐角，自动铺铜造成的小尖角，都是需要人工修整的，在高速信号中，都会感应噪声，代入地或电源。
- G, P8 ]1 o" A( v& ?6 l" S8 A8 U) R$ K虽然有的时候，这些都是在可容忍的范围，但也是针对不同的设计而言，从layout角度，做一个最优化的layout设计，并成为习惯才是主要的。! x  y# v9 b8 X" _3 |/ z3 e0 |* n
所以我常常会花大量的时间休整铺铜，虽然有人说对性能影响不大，只是个争议话题，你面对的客户不同，一个得过且过的客户，也就放过去了，如果遇到sony这类较真的客户，就会死的很难看了。
作者: ccj424    时间: 2008-3-26 16:08
在主板的布线上，我很有兴趣，看了刚才贴出来的图，感觉在公司里的要求比这个要严格得多。有些东西我们这样处理的话是绝对挨骂的。
作者: zqy610710    时间: 2008-3-26 17:28
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作者: may    时间: 2008-3-26 19:54
原帖由 allen 于 2008-3-26 14:55 发表
* g0 H5 d' ^9 u1 A$ `& y' o7 l现在的主板几乎都是公版设计，忽略厂家偷工减料的因素外，在决定主板性能的因素里，layout占了很大比重。
7 r. e1 J2 m6 dLZ的做法非常值得大家学习，很多人都是为了搜集资料而下载文件，几乎很少有人去看过到底下载的是什么，很多 ...
+ D! L" N( i3 e$ q0 ^7 n

& |& ]( T5 G/ o3 l4 I5 d* s. V
" f& G6 k. u  g7 t/ v  V! N
$ N/ Z& B/ `# y# m$ Q+ u二当家的所讲极是，5 A9 C2 G$ y* ^6 e% u
鼓掌！！！！
作者: may    时间: 2008-3-26 19:59
我想这只能说是捷波公司的LAYOUT头儿，抓的不紧了
作者: gaiwu    时间: 2008-3-26 21:02
好帖!
作者: zlei    时间: 2008-3-26 22:26
大有收益啊！
作者: yrxinxin    时间: 2008-3-26 23:44
分析得有理有据，怎么看怎么像赶时间弄出来的。7 J- ?5 {$ O& F; J+ `) y- O

- ~0 n2 Y( U2 h! O& S5 H布板的也太没有责任心了。
作者: changxk0375    时间: 2008-3-27 08:37
提示: 作者被禁止或删除 内容自动屏蔽
作者: springs    时间: 2008-3-27 08:48
真的很多问题哦。。。
作者: elmma    时间: 2008-3-27 09:17
总算可以下了..学习之前看了此帖,很佩服楼主.虽然我看不懂(水平不够).但打开一看,着实让我吃惊,走线拐角全是断接痕迹,看起来不爽的.

1.JPG (75.51 KB, 下载次数: 5)

1.JPG
作者: changxk0375    时间: 2008-3-27 09:26
提示: 作者被禁止或删除 内容自动屏蔽
作者: cmos    时间: 2008-3-27 09:35
原帖由 elmma 于 2008-3-27 09:17 发表
* e0 N* A' Z4 _5 Y总算可以下了..学习之前看了此帖,很佩服楼主.虽然我看不懂(水平不够).但打开一看,着实让我吃惊,走线拐角全是断接痕迹,看起来不爽的.
% B) e, [/ S' ^# _2 H  ~0 V! w

( [) y& d, i; s$ x! J在drawing option上钩选cline endcaps就没有断痕了! V! q: O3 |$ s* G3 o

1 c3 d4 O# g  K0 Y$ i: o. r# {% v. [# i
作者: elmma    时间: 2008-3-27 09:56
哦,呵呵.见笑了.谢谢
作者: xhymsg    时间: 2008-3-27 10:47
请教，T分支应该怎么走比较好呢？
作者: mzsuper    时间: 2008-3-27 10:53
layou对主板function的影响应该不大,大概在20-30%6 \; y& ^0 J+ d* M7 p
但是大约60%emc问题都可以在layout的时候解决& \0 T! G" F1 Q# o4 W. F4 _: O# G
我们这边都是希望电容的via向里打,减小回路$ l* @9 H# F1 z  s. S# N4 D/ F
电容下面如果实在不行也是可以穿线的8 Q) o: Z: Z8 L
只是电感下面是禁止的3 S7 I0 D" l! a9 E
铺铜通常要花我们大半天的时间
作者: conquer98    时间: 2008-3-27 10:56
还需学习呀！1 r( D; a6 ]0 I
顶下！
作者: xhymsg    时间: 2008-3-27 11:31
原帖由 mzsuper 于 2008-3-27 10:53 发表 ; i8 t2 j3 f( o7 O1 e5 j0 h
layou对主板function的影响应该不大,大概在20-30%( \5 U3 b/ V- K# ]2 |
但是大约60%emc问题都可以在layout的时候解决) B$ M2 P) ^1 w
我们这边都是希望电容的via向里打,减小回路
. E4 L% [6 W8 V# _# z( I电容下面如果实在不行也是可以穿线的
$ F6 h; W7 O- d/ m4 L只是电感下面是禁止的1 U" b, D8 a: G- q! o" e
铺铜通常 ...

3 _, Z: T$ C0 c, w是否因为如果从电感下面走线的话，电感的磁场，正好与走线相交，会被耦合？
作者: ccj424    时间: 2008-3-27 11:37
原帖由 xhymsg 于 2008-3-27 10:47 发表
0 {. A: v/ n4 ^- v请教，T分支应该怎么走比较好呢？

7 s  L, c4 L- e. v0 F9 t, y& U) c, D7 N
* z. M7 L8 s3 h; x( g# B3 ?6 y& p* s; d) q* N  i2 l
一般情况下我采用填补的方式把他填充成钝角。不知道这样是否能行得通，请高手指点。谢谢！
作者: shandianleo    时间: 2008-3-27 12:53
强烈支持楼主,楼主给了我们这么好的帖子,真是受益匪浅.
作者: yangcanhui07    时间: 2008-3-27 13:26
铺铜原则上不能出现锐角，自动铺铜造成的小尖角，都是需要人工修整的，在高速信号中，都会感应噪声，代入地或电源。5 Z5 T  `; n; g! @* L6 x% p
虽然有的时候，这些都是在可容忍的范围，但也是针对不同的设计而言，从layout角度，做一个最 ... [/quote]& G2 W7 X: i9 ?) p$ r9 l0 H

( U2 w+ R) \$ w- D4 w' H/ Q; h/ U- V尖角会引起放电,所以要避免。ALLEGRO在铺铜的选项里面不能自动把锐角变成圆弧吗?
作者: superlish    时间: 2008-3-27 13:51
quote]原帖由 yangcanhui07 于 2008-3-27 13:26 发表
+ a  Z" a% w& W: |% T: e3 j9 E8 y& MALLEGRO在铺铜的选项里面不能自动把锐角变成圆弧吗?[/quote]7 D) m) d8 A0 Z% V
好像动态可以     静态就变不了了
作者: kompella    时间: 2008-3-27 17:09
原帖由 allen 于 2008-3-26 14:55 发表
; D/ N7 Q3 V4 m现在的主板几乎都是公版设计，忽略厂家偷工减料的因素外，在决定主板性能的因素里，layout占了很大比重。
; D# k: y% ?% H: n: DLZ的做法非常值得大家学习，很多人都是为了搜集资料而下载文件，几乎很少有人去看过到底下载的是什么，很多 ...
! c7 I: v# {) _+ a

0 Q7 ^8 c+ v, o  N( A3 D7 _" e$ r3 P- I$ j+ Z
说得太好了！真的很赞同我们是处在学习中的状态，而不是一直是想学习的状态。
作者: kompella    时间: 2008-3-27 17:35
我想提一个问题：  ~4 r1 Z; A- q8 L- R/ l7 p* |
/ T. C9 Q# i, F
7：铺铜最好不要跨越焊盘进入器件内部，并避讳在此类小元件内打via.0 ]6 W3 B( F1 S0 S
& g% g2 m+ {' L2 d2 W
为什么最好不要跨越呢？通过GND脚进入到器件底部的铺铜算不算跨越？可否再分析指点得详细一些？  R0 q/ @' c& F) i  U# F: Y3 j

3 D' E" D7 u+ l% N/ Y1 J* U* `' g$ r我最近用了一块QFN封装的器件，QFN封装特点是底部有一个很大的裸脚GND，Datasheet上指明了这个地方要和地进行紧密连接，以帮助快速散热。所以这个问题我现在很想清楚怎么做才是最好。
作者: kxx27    时间: 2008-3-28 08:55
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作者: xiaopengzi2001    时间: 2008-3-28 11:30
天哪，楼主看的好仔细，我怎么都看不出来呢？
作者: cmos    时间: 2008-3-28 14:34
原帖由 kompella 于 2008-3-27 17:35 发表
- ~( m& |7 _/ R, d- ]我想提一个问题：
" P8 x+ B; Z3 Q4 K1 X/ @% R. W- ?" z' S( R; i- L& l- T3 P
7：铺铜最好不要跨越焊盘进入器件内部，并避讳在此类小元件内打via.3 ?1 B) M- ]9 ]8 V2 f6 x) ?  H

4 W& w3 ~* n0 p2 R6 _为什么最好不要跨越呢？通过GND脚进入到器件底部的铺铜算不算跨越？可否再分析指点得详细一些？
  G! `) C" R/ ]( e* u3 Q
% _! J9 m- q7 C' G' l' ~我最近用了一块QFN封装 ...

0 v7 f, ~8 R( I1 d7 _2 n
6 e# T1 W- `5 z3 V4 e) S6 q
7 [8 l# i1 V$ @7 T5 NQFN封装的应用，应该不是我想说的场合。
, f" g( ^. }3 ~4 l3 K& O通过GND脚进入到器件底部的铺铜就算跨越。就电器特性来说，影响都不大，我说的只是一个日单设计的铺铜规范而已。
作者: cmos    时间: 2008-3-28 14:42
此外，在现实生活中，我从来不去指出其他layout工程师的相关错误，包括在作别人的改版时，不去修正别人的layout设计.
( C- W# b7 Z6 J. P3 j/ C- H" W* L4 }$ A2 J3 X: E1 |& h+ F/ K, L5 k
每个人的布线理念不同，不是人人能接受的。不同的公司不同的设计要求，boss觉得ok，并支付我们薪水，就是ok了。
2 ]3 I2 Q5 a3 K# e+ J& Q. `日单设计就是如此，尤其sony设计更严，每个细节都有规范的做法。很多可能觉得没有道理的。
* H  F2 Y1 j/ h4 e- ]% `. A' m0 v8 W' C- ~! ~0 L, K
我是一个很懒的人，做好自己就可以了在不影响性能的情况下，有的时候也会放松下，打破一些所谓的规则。
作者: aiu    时间: 2008-3-28 16:00
好好学习天天向上% K9 H3 Z" T/ |& |) Z, X9 L
作者: chinsan    时间: 2008-3-30 11:12
好贴,学习中....
作者: linstaryu    时间: 2008-3-31 08:42
提示: 作者被禁止或删除 内容自动屏蔽
作者: youyou058    时间: 2008-3-31 10:30
谢谢LZ的好帜，希望以后LZ能多点评一些板子，让我们这些新手学到更多的东西。总版主也说得十分正确，很多新人都急于求成，在很多论坛下了很多资料，却很少去看。我们都应该谨记版主的教悔，静下心来，认真看完自己手中的每一份资料。
作者: xiáò虫    时间: 2008-3-31 14:36
学习啊....
作者: lindawang117    时间: 2008-3-31 21:12
看了上述图片，楼主总结得真好！ layout这项工作的确是要加倍细心的。我是个刚刚进入这个行业的新手，经过这一段的磨练，感觉自己不得不认真的考虑每一个细节。其实，这样挺好的，有一个良好的习惯就是一个良好的开始。向楼主学习！！！做完一个板子，就要好好地总结一下，下次才会有更大的进步。
作者: maxchang    时间: 2008-4-1 11:28
请问，如何人工修整铺铜呢？0 I+ K, n8 a' c
怎么操作啊？
作者: xhymsg    时间: 2008-4-1 11:50
原帖由 cmos 于 2008-3-28 14:42 发表 8 Y# ^. k1 N' I
此外，在现实生活中，我从来不去指出其他layout工程师的相关错误，包括在作别人的改版时，不去修正别人的layout设计." Z1 L* c- J6 K
2 d. D% |9 e3 s# @, J* L# w
每个人的布线理念不同，不是人人能接受的。不同的公司不同的设计要求，boss觉得ok，并支付我们 ...
很赞赏这种做法，不过平时还是可以讨论的
作者: someone_sl    时间: 2008-4-1 13:05
看了楼主对layout的分析，感觉受益良多啊呵呵
作者: may    时间: 2008-4-1 13:45
原帖由 xhymsg 于 2008-3-27 10:47 发表
/ [: H0 M0 ?% l$ y  B请教，T分支应该怎么走比较好呢？
4 I# W( _/ a4 R6 r
# L# c, }' D8 F" j: ?4 \2 B- C
走Y字呀
作者: shuizhuan    时间: 2008-4-1 22:44
我是本着学习的态度来
$ V; t& G- h0 W; A0 O大家分析的很好
作者: WS99    时间: 2008-4-3 19:58
学习了。讲了太好了
作者: franke0000    时间: 2008-4-8 09:08
虽然看不太懂但是还是顶一个，楼主辛苦我们菜鸟一组就靠你们这样的楼主学东西了，向此类楼主致敬！！！！！！！！！
作者: linda    时间: 2008-4-8 15:34
虽然我的水平不高，但是也能看出来这个板子布线太“  粗糙“了！
作者: hotboyfore-tek    时间: 2008-4-9 22:57
看来真的很复杂呀！
作者: droden    时间: 2008-4-12 12:13
原帖由 cmos 于 2008-3-26 15:49 发表 ( w: X+ V! a$ U1 ]9 }  t9 f! k

! g* n0 O5 ?2 i- z+ m8 {3 @
& }) G# T( x; {) D% Z铺铜原则上不能出现锐角，自动铺铜造成的小尖角，都是需要人工修整的，在高速信号中，都会感应噪声，代入地或电源。9 Y4 k* }! r. ]9 c
虽然有的时候，这些都是在可容忍的范围，但也是针对不同的设计而言，从layout角度，做一个最 ...
  D9 ~/ ~/ v7 g+ ?/ ]2 m
楼主是非常有心的人，在这方面给了我们很好的借鉴。 4 \4 j' n3 X9 O. v1 [4 \! s
但是对于铺铜不能出现锐角这个问题我也不太理解。对一块高密的主板来说，. L+ z* o% A) t2 S) K
铺铜的时候必然会出现非常多的不规则锐角，如果都有按照楼主说的那样一点一点的修，是一个非常大的工程，
7 R5 `+ b" Y5 j4 ^" c/ t" m会占用很多的时间，而且还不能保证把锐角都去掉了。对于地的问题还存在比较大的争议，我们怎么来判断地线对信号带来的益弊？？
作者: cmos    时间: 2008-4-14 13:38
原帖由 droden 于 2008-4-12 12:13 发表 , Y2 ?  h1 ^4 Q" Z7 z- R

* I0 ~/ G. _0 ]楼主是非常有心的人，在这方面给了我们很好的借鉴。 + [; ~4 a2 O* y' T
但是对于铺铜不能出现锐角这个问题我也不太理解。对一块高密的主板来说，- I; z/ m7 q1 x' w  C
铺铜的时候必然会出现非常多的不规则锐角，如果都有按照楼主说的那样一点 ...
/ @7 r6 T7 P/ A

$ Y! s2 T% i0 Q( D7 R3 Z* O4 Z; Q* o+ I是的修铜工作量很大，但不是做不到，只是花时间而已。意味着你不能用auto shape来铺铜，而必须手动铺静态铜。) k) E' q6 N( w
意味着，你需要额外的付出30~50%的layout时间，但是我要告诉你在我过去的10多年的layout生涯里，以及认识的众多做日单的同行里面，无锐角铺铜是layout工程师的基本要求，你有机会看日单的layout的铺铜，即便是数万Pin的设计，也是无锐角铺铜的，虽然有的时候要数名工程师额外的数周的努力。
  i5 I( r0 ?8 }- P" e* N& `* M1 s4 O$ M
所以不是不能完成的任务，只是你做了没有的。. Q4 C& Q; T! Z/ q
其次就性能来讲，哪个性能更好，这个没有争议吧。
( t3 @4 C9 \' c9 K" B
  B' V! f0 t+ a' l( I& Z3 P等我比较闲的时候贴一个sony的铺铜标准，你就知道啥叫标准设计了。9 i0 R. B: K. l& v2 W

& ~( r# P4 i; V[ 本帖最后由 cmos 于 2008-4-14 13:41 编辑 ]
作者: daicy    时间: 2008-4-15 16:59
感谢楼主，希望早日出现你所的标准，给我们这些菜看下
作者: daicy    时间: 2008-4-15 17:02
看到了楼主的标准，真的不错，多谢
作者: yicf    时间: 2008-4-16 17:16
多谢了
作者: peersen    时间: 2008-4-17 13:32
我顶你个肺！！！！！！
作者: howard2010    时间: 2008-4-17 16:14
标题: 看完了，说下，
这个电脑的主板速率不高，可能他们boss觉得ok了吧，: b8 P- ?1 r; [; k# ~8 [
按照我个人的看法，我们这里上一个板根本完全不能那去生产，# u) K  W8 Y/ }. `
但是老大说可以了……1 {5 p, z. G; d& k1 `  @
我也就象前面你们说的，我不会去指出别人哪哪哪不对，个人理念不同，老大说行就行咯，
作者: guog    时间: 2008-4-19 17:58
也想学习一下可是我下不了那个文件！
作者: daling    时间: 2008-4-21 01:37
很多我还不懂,看来我还要多多去学习一下了!这些都是很好的东东呀
作者: gloryice    时间: 2008-4-21 11:35
向楼主学习~~~
作者: kljy911    时间: 2008-4-22 17:47
学习,楼主理解透彻个,高手
作者: xhcgy2003    时间: 2008-4-23 09:49
非常值得学习。
作者: 海之大为洋    时间: 2008-4-23 22:57
图文并茂$ M7 K+ i, _. h- n) a! h+ I
好贴
- U- g! F/ K. d4 @谢谢楼主
  [. F. _) D( X' R, K我们菜鸟一族向你致敬$ e/ Y0 ?  f. _" ]5 C, p) b6 [  n
作者: tsb0574    时间: 2008-4-24 16:40
楼主太强悍了
作者: protel    时间: 2008-4-25 00:52
这帖我收藏了，经常翻出来看看．非常感谢楼主．
作者: shasha248    时间: 2008-4-25 17:14
向楼主致敬!讲的太好了,让我们受益非浅,顶!!!!!
作者: anlushi    时间: 2008-4-26 19:07
讲的有道理，好好向各位学习！！！
作者: try007    时间: 2008-4-27 21:12
一口气看完学习了不少东西，虽然有很多东西暂时还不是明白，但是相信续继学习就能明白。 谢谢 在一起交流的朋友们！
作者: hedgehog24    时间: 2008-4-28 22:29
好贴呀，看了之后，学了很多。谢谢了。
作者: leex1983    时间: 2008-5-1 22:14
果然是好贴，我是先顶再看，看来还顶的!
作者: skoic    时间: 2008-5-2 23:52
学习了9 b# [$ u0 V' K& s" M( R
非常好
作者: wty412    时间: 2008-5-14 11:26
分析的不错，顶一下。
作者: zsq0503    时间: 2008-5-15 15:16
楼主分析得很好，有些细节的地方是值得我们关注的。这样才能做出好的作品
作者: ccddll    时间: 2008-5-28 17:37
提示: 作者被禁止或删除 内容自动屏蔽
作者: creansr    时间: 2008-5-28 18:44
楼主果然是高水准，看到了很多自己有点问题。这个捷波有问题，其他人的问题可能有不尽相同。楼主一定看到过N多工程师的不足，建议写一个常犯错误集，像这样图文并茂。这样大家都可以警示自己，严谨工作作风少犯错误。
作者: qwemm9    时间: 2008-5-30 21:11
如果没锐角那么面积不是大大减小了吗?
作者: nj0512    时间: 2008-6-13 13:50
好贴,受益非浅!
作者: mn19842008    时间: 2008-6-19 13:11
好贴 佩服
作者: GLANG    时间: 2008-8-5 16:15
没机会做主板，有的能理解。
" X$ S  n( d6 F1 v9 k1 r2 x 还有不理解的，看来我还得找个人带带我！2 `7 Z; C1 G7 ~9 m* b6 t2 {; x- i
感谢楼主，让我认识到了不少存在的问题在。
作者: lara_bxc    时间: 2008-8-11 15:44
原帖由 superlish 于 2008-3-27 13:51 发表
# k4 m( T) i8 I$ `% x& Kquote]原帖由 yangcanhui07 于 2008-3-27 13:26 发表
/ T! E$ g, {9 b4 R+ X4 }  ~8 VALLEGRO在铺铜的选项里面不能自动把锐角变成圆弧吗?
$ p4 I. S2 ~5 T
好像动态可以     静态就变不了了 [/quote]
( P7 c& M1 P8 ?, H
- A# [! e- T% G/ U请教：动态的应该怎么变？
作者: adaegg    时间: 2008-8-19 11:43
确实好贴！这块板子确实比较糟糕! L/ E  u7 a+ F3 F. X
T分歧到底怎么走比较好，我总觉得自己走的不太好，请lz明示
作者: LHDDSHL    时间: 2008-8-22 14:44
标题: 说得非常好
Allen CMOS果然是高手,我倒希望站长专开这么一个分析PCB的栏目,这样的分析比纯理论来得效果更好" V% M' j' i5 o

, ^1 ^0 `" e. t要是这么做了,国人都会被吸引到这里了 % a7 h, v$ f4 f) v4 C; K, `, w" h
  y9 M$ X) I6 R3 c+ k
[ 本帖最后由 LHDDSHL 于 2008-8-22 14:47 编辑 ]
作者: lt169    时间: 2008-8-22 16:08
好帖得顶！
作者: jasonlu    时间: 2008-8-24 23:00
T形应该这样走
作者: adaegg    时间: 2008-8-25 15:35
原帖由 jasonlu 于 2008-8-24 23:00 发表
: Q' v; U. u( o3 |% ?3 jT形应该这样走
+ C7 ~4 P$ r3 ?+ h: o+ U8 F/ Y" a' W
怎么样走啊？
作者: sml008    时间: 2008-8-27 20:54
作者: keyandlin    时间: 2008-8-29 20:40
值得一看。
作者: terminator1983    时间: 2008-9-20 14:00
好帖，受益匪浅
作者: liweijie    时间: 2008-9-21 15:41
很多我还不懂,看来我还要多多去学习一下了!
作者: yun12    时间: 2008-9-23 17:10
LAYOUT 需要仔细小心 不厌起反的修改
作者: 忘顰    时间: 2008-9-26 09:56
标题: 回复 86# 的帖子
Y型走线，就可以避免锐角了。
作者: yun12    时间: 2008-9-28 11:22
很不错
作者: aimi0906    时间: 2008-9-29 16:06
学到了不少,做夏普的板也是很讲究的.
作者: ge0202    时间: 2008-10-10 17:41
标题: 回复 7# 的帖子
其实捷波的东西好多都是在外面代工的！
作者: jinshan010    时间: 2008-10-23 13:05
好好好啊啊谢谢楼主，张见识了
作者: lj905722    时间: 2008-10-23 13:57
前想请教一个问题对于双层板，遇到分支，lz会怎样处理  S$ l/ ?: q4 @- b
除去走成120之外，如果完美打孔再走有什么影响？
作者: kellerman    时间: 2008-10-24 00:52
哈哈 不错，多开几个这样的例子吧。
作者: xingzhang    时间: 2008-12-9 23:02
好帖,值得研究
作者: 中国水仙    时间: 2008-12-13 22:19
楼主图文并茂的讲解太深刻了，谢谢分享
作者: cyq155351394    时间: 2008-12-16 07:53
提示: 作者被禁止或删除 内容自动屏蔽
作者: wesnly    时间: 2009-1-15 09:18
真的不错



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