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标题: Cadence Sigrity QIR2 更新 | PowerDC [打印本页]
作者: Cadence_CPG_Mkt 时间: 2018-6-14 23:49
标题: Cadence Sigrity QIR2 更新 | PowerDC
本帖最后由 Cadence_CPG_Mkt 于 2018-6-14 23:49 编辑 6 n$ d% N" v9 P; K3 g. X' O' w
4 I$ a3 s5 [" F- |! r, K9 X9 ~4 |PowerDC
本节介绍Cadence® Sigrity™ 2017 PowerDC™ QIR2 版本中的新增功能。
; q# X6 p7 w* p7 l: {
Allegro数据库相关更改
% T6 V3 q! W% {8 W' \7 w
多区域层叠支持
在Stack Up 窗口，支持多区域功能。
多区域信息显示在区域管理器中。
8 a y) i& u, @, `7 ^3 S8 p
刚柔结合设计的3D热预览改进
在仿真之前，单击工作流程窗格中的“预览热3D模型”以查看3D热模型。
4 r7 X3 e' C, }; h, e
弧形走线支持
走线弧和铜皮边界弧被离散化为小段走线。
( I1 p% f5 x, H! ?* Q- z9 k, }3 U
网状铜皮支持
在PowerDC中，网状铜皮被网格剖分。
5 Y" j) r' Y$ E: W5 K
可用性改进
2 `7 {1 e# L% \& j" n6 w多板连接器引脚电阻支持
在“设置引脚电阻”窗口中，每个引脚可以用特定的电阻来定义。
您可以保存并加载.csv格式的引脚电阻文件。
引脚电阻文件的格式如下图所示。
: {' r+ i! E3 ?% E
连接器引脚电流/电压显示
多板/封装压降分析和多板/封装电热协同仿真工作流程中添加了新的View Connector Pins Results选项。
仿真结束后，点击此按钮，查看连接器的引脚电压、压降、功耗和引脚电流。
连接器信息文件被命名为ConnectorPins_SimulationResults.xml，保存在结果文件夹中。
( R3 g" Z# M( A
将多板VRM感应引脚定义为差分对
6 p) m8 a4 @6 _! o% K4 b, u
测量两点之间电压的功能
1. 要测量电压分布图中两个点之间的电压，请右键单击并从快捷菜单中选择测量压降或测量压降（参考点）。
2. 右键单击并选择结束测量压降以退出该命令。
8 u3 i( _. `& e, V. P) v5 p& D选择扫描迭代功能
1. 单击扫描管理器中的“选择扫描集”按钮。
所有迭代都列在“选择扫描集”窗口中。
2. 一些或所有的迭代进行扫描仿真。
# s, Z( x6 `6 x7 T; T5 V将PowerTree拓扑添加到PDC签收报告的选项
1. PowerTree安装完成后，单击工作流程窗格中的“应用PowerTree”。PowerTree选项在“报告选项”窗口可见。
2. 选中此选项，将PowerTree拓扑添加到签收报告中。
+ w8 }7 l5 x" Y
导出调试信息的选项
增加了导出调试信息的选项，用于在无法取得项目文件情况下检查问题。
1. 设置环境变量POWERDC_DEBUG=1。
2. 在仿真结果文件夹下找到文本文件Worksapcename_PowerDC.debug。
% y/ l" d1 ]9 _, `4 P: p$ q
AMM/PowerTree的相关改进
6 M! H$ ^5 O+ a- }9 q
支持热模型的AMM模型分配
在分析模型管理器(AMM) 中，您现在可以指定热模型数据。
在AMM模型分配之后，模型数据被传递给PowerDC以创建工作空间。
* ~4 q: k! r$ p
支持采用没有地网络的PowerTree
对于没有地网络的PowerTree拓扑，当您在工作流程面板中单击“应用PowerTree”时，PowerDC可以创建一个没有地网络的工程文件。
4 t9 H! G+ M* q! ~0 `7 g
其它改进
, {: Y# _/ ^0 a% p
PowerDC中的标记层支持
您现在可以根据分布图附加评论或备注。
, e4 U9 |6 _6 V6 v7 ?. c9 x; }
这些备注是layout工程师修改layout的指导原则。
8 U( S x/ x2 f' X8 B
热精度改进
当空气流量为0时，系统使用自然对流。
→选中“使用增强传热系数模型”选项来提高精度。; _/ s/ H8 p; e& d! ?
默认情况下，如果选中此选项，则计算传热系数的三次迭代。
( f! v3 z+ b5 h7 V: P
更多TCL支持
加载PowerTree
7 r" K+ U( P2 H7 @/ B% v( \应用PowerTree
6 Y% K$ `5 z. q# h k. r4 Usigrity::apply powerTree -net {power netgroup,pairing p/g net}
-net : if no netpair is specified, all power net groups will be applied.
% C1 x* d8 e; f3 `
更改所有层/过孔的材料
7 ]2 l) X* v& s/ T. c& Hsigrity:: update layer model_name {FR4} {allDielectric layers} {!}
sigrity:: update layer model_name {copper} {allconductor layers} {!}
sigrity:: update layer dielectric_name {FR4}{all conductor layers} {!}
sigrity::update PadStack -all -conductivity{5.85219e+07} -MetalName {copper} {!}
% ]; t- R/ J t9 W! V
2 g' W8 Q* W! N6 Y% m4 A+ Y1 M
6 F; `6 C% E3 k4 W) e% n& f
欢迎您的评论！
您可以通过PCB_marketing_China@cadence.com联系我们，非常感谢您的关注以及宝贵意见。- s- n2 l: a J' l3 H# @* p: M: Z
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作者: zuowei8 时间: 2018-6-18 18:50
好好学习，天天向上~~~
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