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1 第1章 常用封装简介 6
) a, W9 |% n1 e2 a1.1 封装 6, K' E" Y. ^' N% K8 n- {
1.2 封装级别的定义 6; q2 L0 M2 `/ Q) m( ?8 J6 ]% g+ k+ S
1.3 封装的发展趋势简介 6- n7 d$ x5 ?6 n
1.4 常见封装类型介绍 9; c# M) J) n7 X& r0 Z2 Z' O8 X
1.4.1 TO （Transistor Outline） 9* i% j" m. J) B
1.4.2 DIP (Dual In line Package) 99 F0 D$ l% y$ R) k
1.4.3 SOP（Small Out-Line Package）/ SOJ（ Small Out-Line J-Lead Package） 103 A& @4 M0 K+ q8 q) d Z& X( E
1.4.4 PLCC (Plastic Leaded Chip Carrier) 11
; k# A+ [. Y/ }1.4.5 QFP（Quad Flat Package） 117 ?3 E4 \! W# q" I2 [
1.4.6 QFN(Quad Flat No-lead)/LCCC(Leadless Ceramic Chip Carrier) 169 r. V1 j: [6 y- ]8 E, \3 |
1.4.7 Lead Frame进化图 17
9 d! F' {! Q/ ~4 F1 \: F1.4.8 PGA(Pin Grid Array Package) 17; `0 x8 P3 g: c' p9 N3 \' n+ Y' z
1.4.9 LGA (LAND GRID ARRAY) 18
3 Z4 k( j& P# ~3 x1.4.10 BGA(Ball Grid Array Package) 188 I2 ?8 i/ t4 T* [
1.4.11 T BGA (Tape Ball Grid Array Package) 19; t& u% S* R, `# M* _
1.4.12 PBGA (Plastic Ball Grid Array Package) 20
% b9 L" w6 E9 @; V) r1 s+ \0 ~: I* z1.4.13 CSP Chip Scale/Size Package)/ FBGA (Fine Pitch BGA) 21
$ J/ D4 K* z1 T1.4.14 FC-PBGA(Flip-Chip Plastic Ball Grid Array) 22* d9 u t) q. }# U' _' s1 Q$ o
1.4.15 WLCSP（Wafer-Level Chip Scale Packaging Technology） 23" f* B) j; J6 v$ T0 b
1.4.16 MCM(Multi-Chip Module) 25% T6 r+ C8 Z' G- D* w
1.4.17 SIP（System In Package） 26
+ @2 l3 { ^4 K$ J- ^1.4.18 SOC 276 M6 y8 x8 Q G) `
1.4.19 PIP（Package In Package） 30& s: @& f1 D, q% B* `" o2 Q
1.4.20 POP(Package On Package) 30, l$ e! a% I' ]- ~
1.4.21 TSV (Through Silicon Via) 32
: Z; i) b, S, \1 _2 W% ?1.5 封装介绍总结： 34
; b% F K1 p' Y+ ]9 O- R/ s2 G% p1 第2章Wirebond介绍 5( R! E% B" G5 I; Y* Y6 T0 V
1.1 Wire bond 特点(成熟，工艺，价格） 5
+ v7 Q& _# w( ~! U/ F$ h1.2 Wribond的操作过程(每步骤有图) 8
( P U# N+ D$ e3 e$ e4 k1.3 哪些封装适合于使用Wire bonding工艺 12, r- p! K, \6 c5 I
1.4 Wire bonder机器介绍 14
9 [6 n* r: \/ J1 第3章 LEAD FRAME QFP封装设计 6( }8 \1 l( e" A) {9 _2 b
1.1 QFP Lead Frame介绍 6
( W- }' I g! |" N1.2 Lead frame 材料介绍 8
/ s' U+ b9 W- h' z- G1.3 Lead frame design rule 8) x! j3 R4 t% ~! o. d# K
1.4 QFP Lead Frame 设计方法 109 L R2 K4 | o+ ~. W+ {
1.5 Wire Bonding设计过程（以autocad为例） 17
6 H/ s. `! G9 U9 r% O1.6 Lead frame Molding过程 22% V! A9 t* r8 t; D( @
1.7 QFP Punch成型 (整块没Punch lead frame的图) 24# f. d. W, W, k2 Y4 D
1.8 常用Molding材料的一些介绍 26
6 @. }. p0 G( c- T1.9 QFP lead frame生产加工流程 28( G v& v: D: s4 L# K1 L) G
' b* z; [' E9 P, L7 S+ x+ F. e) Q第4章 PBGA封装设计 7
& p( p8 z+ V( B' t1 WB_PBGA 设计过程 7( W( J4 q, j" v, x* k' z$ ]
1.1 新建.mcm设计文件 7
6 Y$ ~+ a% B) Z s: s; Q1.2 导入芯片文件 8
) s/ a; c, l5 l0 T; E1.3 生成BGA的footprint 13
% C( u8 E7 y& U0 ]7 o4 F) r) j1.4 编辑BGA的footprint 17. q) L* ~2 b. Y, D
1.5 设置叠层Cross-Section 20
- w* ]4 I- s$ U6 N1.6 设置nets颜色 21. D+ [) c) G. j$ e, k
1.7 定义差分对 22
2 [. y; U5 K. O6 Q; G' F, Q1.8 标识电源网络 232 D% D i9 `( n6 R$ z% S1 W
1.9 定义电源/地环 24) [( g* S+ B+ r6 [+ g# j6 v$ t- j( m
1.10 设置wire bond导向线WB_GUIDE_LINE 27
9 R- e) g- t, Z7 p& F4 P1.11 设置wire bond 参数 304 j1 s( t, L1 |0 O% ]: l
1.12 添加金线 wirebond add 34! J7 i# p$ u+ t m8 ~, `
1.13 编辑bonding wire 36
$ t5 W) D% m$ N. ^% f8 h+ ^8 ]1.14 BGA附网络assign nets 38
: h0 S3 W) X9 W4 q& |1.15 网络交换Pin swap 42
/ ?$ ~* P- D* k7 Y1.16 创建过孔 44
q8 K! H, d6 b5 b& |1.17 定义设计规则 46
L" R$ T. \: m/ D3 l1 Y1.18 基板布线layout 49$ O8 G; E" K0 U0 v6 r, x3 x s7 D$ ?
1.19 铺电源\地平面power/ground plane 51, N# k9 u3 Q q
1.20 调整关键信号布线diff 532 ]: W5 {7 C. S! A R, [
1.21 添加Molding gate和DA fiducial mark 56
x9 @6 M6 X* ^# e. m% Y" t1.22 添加电镀线plating bar 58
0 }6 H b6 z! Z7 H5 c# B1.23 添加放气孔degas void 623 E1 _3 T6 U0 ~5 ]& E9 b
1.24 创建阻焊开窗creating solder mask 64/ l2 p0 b4 |% ]4 x2 q+ _8 U
1.25 最终检查check 67! L; r% z* |( u- O
1.26 出制造文件gerber 68* h$ v3 Q0 S5 r) h, L
1.27 制造文件检查gerber check 728 E5 R: `/ `& E
1.28 基板加工文件 74
: n- L8 k1 H- z. r1.29 封装加工文件 75! b8 F( w7 E, z( |
' l' e8 _& z. B1 ?, `6 n$ ~; n1 第7章 pbga assembly process 7. R8 h9 T- T8 S8 g r" n
1.1 Wafer Grinding(晶圆研磨) 7/ x g5 }: |$ k
1.2 Wafer Sawing(晶圆切割) 9+ \) U7 [9 D. W( P# V( c
1.2.1 Wafer Mounting(晶圆贴片) 10
" B1 A4 ^1 X4 l8 Y1.2.2 Wafer Sawing(晶圆切割) 10
9 r6 a+ S- F; F- A8 _+ I1.2.3 UV Illumination(紫外光照射) 11% T# l6 f0 K. R5 f6 Z
1.3 Substrate Pre-bake(基板预烘烤) 11% G$ A' m9 S! e# O$ J+ c
1.4 Die Attach(芯片贴装) 12% V" J& i( O, }( S# \, Y
1.5 Epoxy Cure(银胶烘烤) 14 B, U6 I1 W/ y
1.6 Plasma Clean (电浆清洗Before WB) 14
! ?( s9 S( Q; B% y1.7 Wire Bond(金丝球焊) 15
8 t8 S3 d* M+ U* N: V9 h9 s0 U1.8 Plasma Clean (电浆清洗Before Molding) 17" ?1 L9 D$ i1 L+ o+ o
1.9 Molding(塑封) 18
$ _3 L" w1 {7 }1.10 Post Mold Cure (塑封后烘烤) 19/ \. S* v" [5 x6 G& W
1.11 Marking(打印) 20
4 p4 O. ~/ y3 v- ]8 d+ G1.12 Ball Mount(置球) 22
- Z! B- u# V" _/ c: A1.13 Singulation(切单) 22) [& j) f# r' g- |$ a# g' G
1.14 Inspection(检查) 239 n" D6 K$ r/ b a( M
1.15 Testing(测试) 24
1 T" B/ @% n+ p4 [$ K% A1.16 Packaging & Shipping(包装出货) 25
X7 ]3 g& Q/ O0 y. V; P+ {+ E0 j0 S" D/ O2 ]. q# l& `
1 第6章 SIP封装设计 8
+ X2 G2 R' }8 j* Q3 t W g1.1 SIP Design 流程 91 w1 a3 L7 f8 J9 c, s
1.2 Substrate Design Rule 114 m6 [. k2 Q( ]. y7 _ u8 z
1.3 Assembly rule 14
& s# {6 i v" h1.4 多die导入及操作 16
" F: l- g8 L! ~* q) L& h$ f! I4 N1.4.1 创建芯片 16
1 q7 Q* H1 { r1.4.2 创建原理图 34
8 j" U# I7 {# ?2 r4 @4 }/ b1.4.3 设置SIP环境，封装叠层 36* x8 ~' O4 m. a4 c: g
1.4.4 导入原理图数据 420 ?' w1 T9 T' d
1.4.5 分配芯片层别及封装结构 46
0 I1 k0 \3 F! y1.4.6 放置各芯片具体位置 49
, T7 h9 y" L f7 ?/ O1.5 power/gnd ring 45
3 @5 Z7 h# S% ]; K7 S* y6 [5 P8 ^8 `1.6 Wire bond Create and edit 59; ~8 I& J* ~5 ^& e; i* Y5 h; D
1.7 Design a Differential Pair 68# i" m% E7 T, o ]
1.8 Power Split 737 F2 K- @$ f6 U. T& s! e k+ W
1.9 Plating Bar 78
! l6 J/ {& D! `" t: A1 D+ M: X1.10 八层芯片叠层 832 e) N4 \. |# G; L8 D% _2 D/ x
1.11 Gerber file/option 83" Y9 o o! z+ T- b! B
1.12 封装加工文件输出 91
: z8 R+ g8 i( K3 j- D3 D1.13 SIP加工流程及每步说明 100
8 T2 j1 g* a# N* Y$ h5 s5 Q1 第7章 FC-PBGA联合设计 7
8 _5 p5 f$ O9 A3 D9 P9 l1.1 高PIN数FC-PBGA封装基础知识 7
: h9 J, w* |: K$ \1.1.1 高PIN数FC-PBGA封装外形 7
! w, a9 d# z: ^. F9 c& c9 N5 `5 u1.1.2 高PIN数FC-PBGA封装截面图 7
! d( I1 w1 C, }" K1 }; M1.1.3 Wafer 8; z1 e# \! V( J! S3 k6 B
1.1.4 Die/Scribe Lines 81 L* \! Z5 [5 j! k% f8 m7 r' E, B
1.1.5 MPW(Multi Project Wafer) 8( h# U% K% ~( M# @9 G/ ~
1.1.6 BUMP(芯片上的焊球) 9
' i3 @% @! Q( N# L9 [; ~1.1.7 Ball(封装上的焊球) 9
' H& k+ P) ?' J, A) t4 `1.1.8 RDL 10' v2 ~# \6 B0 f) k
1.1.9 SMD VS NSMD 11- G9 u) {7 _3 a( f( |+ n
1.1.10 FlipChip到PCB的链路 125 }% c& }+ g! i. K( X
1.2 封装选型 12/ q- w* X5 ~4 u: H: h
1.2.1 封装选型涉及因素 12
8 r! Y+ [! s S1 F% \1.3 CO-Design 14
% E! w8 b# P' T9 C" d) L) Z1.4 Vendor推荐co-design的流程 14
" o8 w4 _7 H3 U1.4.1 Cadence的CO-design示意图 15
7 R/ _# F) j& r( K8 m' k1.5 实际工程设计中的Co-Design流程 16
9 v6 s2 F6 X- n- _1 M5 `3 j% V1.5.1 Floorplan阶段 18: z8 o5 B! I- Y. K6 c8 Q. n
1.6 FLIPCHIP设计例子 29
h1 S0 A; x# t" s0 E1.6.1 材料设置 29) L8 I* b( _( a" [$ Q0 p2 G8 K
1.6.2 Pad_Via定义： 32
5 h2 e9 C" ]" ?9 w1.6.3 Die 输入文件介绍 34
3 w: }, ~! ?0 `1.7 Die与BGA的生成处理 347 U; S! Y. @) S5 S- J
1.7.1 Die的导入与生成 34) \, Z' M8 r0 \& X. A
1.7.2 BGA生成及修改 38
+ Z& d& f, _) Z0 V8 k4 ?1.7.3 BGA焊球网络分配 448 `+ T* b! {0 Z* Q
1.7.4 通过EXCEL表格进行的PINMAP 47
5 P+ _1 q8 B( E: v$ ~3 t1.7.5 BGA中部分PIN网络整体右移四列例子 48
: l- v. B# X# B1.7.6 规则定义 51( o* I* H8 S7 p8 @! I3 }
1.7.7 差分线自动生成方法2 58
- t f* N N5 Y/ F& S1.7.8 基板Layout 58- Z0 p% J& w$ o2 V( J
1.8 光绘输出 64
( s, {% x. V4 g, t8 s( B1 第8章 封装链路无源测试 5( }+ P' V6 _2 y9 q) l
1.1 基板链路测试 5 w: m8 w+ c4 M' ^
1.2 测量仪器 5
; m: ]0 O) B) X0 _& Q1.3 测量例子 5
: F( B7 q2 z" K" x( i- E1.4 没有SMA头的测试 7% A; k( e F7 m1 D( F
1 第9章 封装设计自开发辅助工具 5
; U5 |$ G5 u' a9 [5 y! t1.1 软件免责声明 5
# v1 Q1 ?: D% ~9 j6 _/ T. `1 }( T1.2 Excel 表格PINMAP转入APD 6+ ~3 c- ~% T6 f2 W8 U
1.2.1 程序说明 6
2 U: i/ w5 a4 V, f, e3 X. M1.2.2 软件操作 7
0 n; o* u% V4 a) j+ w1.2.3 问题与解决 13
% T6 s# J1 ~2 z3 {1 W5 C) {; r1.3 Excel PINMAP任意角度翻转及生成PIN NET格式 14
2 z# O$ l4 D8 K) h- C9 f' F1.3.1 程序说明 14
( }/ j4 _$ `) \6 ?4 ]) d( V1.3.2 软件操作 14
+ P/ R: T, k" K" q# s1.3.3 问题与解决 18
. P* p( O4 I0 b. ?1.4 把PIN NET格式的文件转为的Excel PINMAP形式 18* A3 m9 E5 G1 w, u& m- b
1.4.1 程序说明 18/ o- l# J! ~9 D* i' J
1.4.2 软件操作 19
0 f! ~8 P* E2 u4 F; O# i2 E5 V1.4.3 问题与解决 20
( G2 E( U/ \; t; ^" O8 ` |
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楼主: amao
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发表于 2015-1-30 13:14
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