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今晚膜拜了一下各位大大们的作品，在一天之内完成板子的确很牛，我等晚辈佩服之极，不过大赛完了，尘埃落定之后，晚辈在研习各位大大的板子时发现了一些问题，大致列举如下，先声明，晚辈只是看到板子就联想到了自己平时常犯的一些错误，对各位大大膜拜的同时也把一些问题写了写来，跟大家交流一下，同时也确认一下自己的那些认识是不是全部都是正确的，晚辈绝对不敢对各位大大不敬，认识不到位的地方还请大家多多批评我，那样我才能更好的进步。。。$ \' D7 U# m0 H9 x0 t
一、罗老大的板子
7 K7 T1 q+ A0 k% P1.16版本的allegro有模块复用功能，每个DDR颗粒都可以做的一模一样，在DDR颗粒间串联的地址线我们让它尽量保持一致，控到1mil内，我们只在BGA和与BGA相连的第一个DDR颗粒之间绕线好一点呢？
2 X! c& q, A0 b f: s4 ~$ }$ S' p2.0402的电容不铺铜，用一根12mil的线接是不是会更好一点呢？# B& [2 E8 q0 J/ J# K$ F6 G
3.PCb板上有多个地平面时，是否在打孔换层处加地孔好一点呢？
5 }' l6 S8 l9 F* y4.差分对内那样做两根差分线已经不耦合了吧？
4 m9 g% p$ R! F5.在实际设计过程中，PCB板上的八角电容，除了放到BGA里面的，为了保证焊接质量，剩下的还改成正常形式的封装是否会更好些呢？) e* H: z# c0 F' K2 f
6.PCB板上的同名网络开关没打开，个人觉得那个还是有必要的吧？孔打到同网络的pin上去了都不报错
6 P5 \4 `* W! T" `7 N+ S) L7.还有pindelay开关，抛开这个板子，我们通常再设计时，为了保险起见，不管有没有pindelay提前打开它比较好一点吧？万一有pindelay将来等长岂不是白做？/ w3 g9 U' P" o
8.罗老大大约在-510.000 3255.000处也就是DM2_DDR0_A13的那根线的拐角只有3.415mil，个人觉得拐角的长度是不是有点小啊？快成直角了
- L/ s6 l i9 p2 O/ K. a/ P9.c82、c84、c85也就是DDR附近的那几个大电容的地和PCB表层铺的地铜直接相连了，我觉得那样会不会把板外的干扰引出板内的地平面呢？
4 N: y1 w; ?% b8 c3 i2 G10.我觉得整板在板边做一圈不闭合的“法拉第电笼”是不是更好呢？
: u. l7 b. `" i% ]5 N ]11.罗老大的速度好快啊，不光丝印已经调好了，连光绘设置都弄好了，不过有点小瑕疵就是U6、U7的一脚标示上到别的器件上去了
& d4 r& E# Y" D12.罗老大的坐标原点好像不在PCB板边的四个角落上，做标注时只能做绝对的了吧？相对的不太好做诶/ U$ N, B3 v5 i: H' f" M7 K9 S% i( z$ Z
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1 T( j9 N8 G `: L3 C二、李工的板子) p5 ^9 \/ u5 i& Y7 T
1.DM2_DDR0_D7、DM2_DDR0_DQM0表层BGA处的线是一段一段的，是用推挤走线造成的吗？个人觉得修一下比较好吧？
" p7 O6 \% J, G+ ~2.李工的走线、等长都做的很漂亮，可是个人觉得表层和内层的速率是不一样的，在表层绕线太多是不是不太好呢？3 r/ w# ?4 {7 q* a( f/ A8 G) g- E
3.个人觉得李工的BGA那里的特殊区域做的有点大了吧？正常线宽是5.5，特殊区域里面是3.5，从BGA里出特殊区域时线宽会发生变化，为了保证阻抗连续，我们是不是也应该尽量保证线宽一致呢？" O a* ], S/ \& p
4.李工的板子上470.00 1180.00处的那个GND via，铜皮只包住了一半
5 Y C, J0 K. ?5.李工的板子没做package keepin ,而且李工的route keepin的airgap是20mil，冠军的罗老大的airgap是30mil，同一个公司咋会有两种规范呢？
7 h3 U5 S. K* E4 p% a/ d8 y$ o* R6.李工的BGA中电源地有好多共孔的，就目前的BGA看我觉得没有必要共孔了吧？0 ^0 x0 M: s- v
7.U2中的R1、R2连接的是clk差分对，底层我觉得尽量走成差分形式比较好吧？
6 p: z6 W6 G6 E+ Z8.C155、C156两端的热容量不一致，不知道加工时会不会产生立碑效应
: r+ z8 o1 x) e- D9.大约在840.00 470.00处两个铜皮是不是离得太近了啊？空气间距只有5mil，而且一个是12V，一个是地应该更不好吧？
0 r D, r& C* L9 z- a10.李工的几个DDR颗粒布局布线好像做的不太一样诶，用模块复用可以做的一样的6 d8 _5 Z6 t' z7 {2 Z# i, k
11.李工好多0402的电容都是丝印压丝印的，好像不太好吧？
2 `2 E2 @6 h+ [1 C4 H12李工好多0402的电容都是直接铺铜皮的，若是铺铜的话，在pin左右两侧各挖两个小窗比较好吧？( Y7 q; V: i9 J' K; o$ x2 | @8 L; ^
13李工c120、C129的电容1.5V和GND分别只打了一个via，好像太少了吧？
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( Y. v; B. x- T三、李鹍GG的板子1 ^% c* d. S$ |7 |# g8 ?7 l+ }; I( R$ C
1.C133、C134、C140、C141，热容量不一致，生产时会产生立碑的吧？
6 n2 M0 q3 H8 C3 J6 f% e Z0 f* ^2.BGA周围至少3mm是禁布同层器件的吧？好多离BGA太近了4 @) S+ ]" e! l u& g
3DDR的数据线要同组同层的吧？李鹍GG的DM2_DDR0_D17、DM2_DDR0_D19走在了表层，其它的走在内层，而且DQS走在表层，其它在内层，内外层速率都不一样，这样做应该不太好吧？
4 P& r; @" ? k# s3 A M0 l4.李鹍GG的器件禁布没做哦
3 V- M& Q4 [/ K5 U) L5.J1是通孔器件，最好十字花连吧？/ l( S5 d' u z& ~ ^( |0 W+ `, S
6.
* E; J O3 E0 r! M3 \# S+ A8 y/ v- c就目前的走线情况来看，李鹍GG要是做等长的话，压力会很大啊3 A) V F4 X! D$ D2 p! r
7.不知道别的地方什么要求，反正我们老大要求我们clk等关键信号全走内层，要同组同层，李鹍GG的clk全走在表层，好多线走在内层，这个好像时序上不太好；5 Q) o1 J1 i- O$ H/ @
8.还有我发现三位老大的板子上都没有光学定位点，PCB板上应该有成“L”形的ID board的吧？ |
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楼主: dqd7411
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发表于 2012-12-21 15:52
