2017年7月23日公益PCB评审报告节选

jacekysun

pcb 发表于 2017-7-24 14:49
DDR3没有这个要求

4 Z7 \/ c4 N, x, m8 M对，我也看到DDR3没要求DQS和clk有相关联的
5 h5 F1 n2 s8 V

eda1057933793

EDA365QA 发表于 2017-7-24 08:41
0 M& K% v5 W+ V' f- j0 N! |3 o4.  DDR下拉都应在末端.

' @( Q* [! l) }9 l' \是指的vtt的电阻吧，这个端接电阻放在哪里应该看走的拓扑吧，如果是fly_by，就需要放在末端颗粒，现在看这个图走的是T型拓扑，是不是放在中间的T点位置？
9 Q' a( Y5 y  k. `/ @( C5 K

eda1057933793

EDA365QA 发表于 2017-7-24 08:41
. `, o; w8 y" J1 N; q4 U+ x5.  时钟与DQS差太大了.

  D- b/ B0 O* @& t0 r# f看图片，地址、控制、时钟线走的是T型拓扑，而数据线走的是点对点的，那么时钟和每组数据线的dqs该怎样控制，datasheet里应该有写等长控制要求，这种的应该是到每片颗粒的时钟线长度比到该颗粒的dqs长一定的数值是吧。
& `) S4 \$ [% t0 a+ G% o

fengyu6117