一个关于DDR走线的问题

lovelyday · 发表于 2009-2-16 09:29

学习了

osinfo · 发表于 2009-2-16 09:33

学习下

yezi2893802 · 发表于 2009-5-18 13:35

xue xi le

damlh · 发表于 2009-8-26 22:20

楼主介绍下改了哪些地方啊，让我们也学习学习。
对于高速信号的相关知识也了解些，但是实际中并没有遇到过，遗憾。。。。

yangjijun · 发表于 2009-8-27 08:04

看不到有什么区别，请教一下？

yangjijun · 发表于 2009-8-27 08:08

果然是图发错了

scott · 发表于 2009-8-31 10:06

SDRAM频率最高133等长都需要严格处理：数据，DQS一组控50mil。地址，控制，时钟一组控100mil。
您的频率高达600左右，肯定需要严格的等长处理，这是时序问题。就相当于，你一个时钟周期内数据要跑多少个周期，时钟到位了，你的数据没能跟上，当然会死机啊。

个人见解，呵呵。不知道对不对，还请高手们多多赐教啊。

hunanwuxi · 发表于 2010-2-26 10:34

我做过一个INTEL的MENLOW平台的MID当时因为空间原因没做FSB等长
内存也没有达到要求
不过测试到是很稳定的

newzyf · 发表于 2010-3-4 17:36

学习了，要顶，不过好像还是不能百分百肯定是等长问题。

Rita · 发表于 2010-4-30 16:45

有时候板空间有限,没做到全部等长,就把结果给做软件的,让他们在软件里面做补偿.一样也没问题

杜晓 · 发表于 2010-5-6 11:09

在这方面我还是很多疑惑，每组控制线之间也要严格等长吗？

honey2008 · 发表于 2010-5-6 17:51

对于DRAM来说，定义信号组如下：

数字信号组DQ，DQS，xDM，其中每个字节又是内部的一个信道Lane组，如DQ0~DQ7，DQS，LDM为一个信号组。
地址信号组：ADDRESS
命令信号组：CAS#，RAS#，WE#
控制信号组：CS#，CKE
时钟信号组：CK，CK#

leojl_liu · 发表于 2010-5-6 18:41

羡慕

sllzdq · 发表于 2010-6-22 10:19

没有接触过，羡慕啊！想做些这方面的！现在的太单一了！

ggm_1029 · 发表于 2010-6-27 12:11

晕，去看看JEDEC SPEC哦很清楚啊！

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