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关于时钟的一个问题,

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发表于 2008-8-30 16:05 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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最近准备新画一个PCB,先准备观察原理图,大概了解其中的功能,发现他画的原理图FPGA弄得很乱,上下左右不断的交叉,差分线定义的时候也是在交叉,这些好像都可以改过来,但是我和他说了,他说改了很麻烦,我就忍了,不过再向下看的时候发现了一个,问题就是每个BUS总线里面都没有时钟,所以我现在不大明白,给我印象是BUS应该有时钟,这样才在传输数据的时候,无论是发送和接送都会自己完成。可是如果时钟怎么办,把他看成同步系统,可是这个时序怎么办,还是像独立时钟那样满足自己数据传输保证时序就可以了,还是要保证芯片芯片所有的通信数据线都要保证时序,如果那样那就是郁闷疯掉,
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发表于 2008-8-30 22:15 | 只看该作者
如果是自同步的时序系统,时钟是嵌入到数据中的,不需要外接同步时钟,在接收侧利用CDR恢复出同步时钟。

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发表于 2008-8-31 11:07 | 只看该作者
原帖由 giga 于 2008-8-30 22:15 发表
# A4 F/ e( A2 ~  e如果是自同步的时序系统,时钟是嵌入到数据中的,不需要外接同步时钟,在接收侧利用CDR恢复出同步时钟。
0 l3 p3 `* X+ o5 C' U& y

1 y  b# `* K$ W4 P8 b# Y, Uclock and data recovery
sagarmatha

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 楼主| 发表于 2008-8-31 11:15 | 只看该作者
哦,那就是说时钟和数据一起传输,那同为一组的信号线需要保持时序想到能吗,还是数据传输中只有其中的几条线嵌入得,我看了一阵子datasheet,好像是没有这个功能只是说数据传输
E文,太他妈的难看

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 楼主| 发表于 2008-8-31 11:20 | 只看该作者
这个只是说了数据输出11bit,D0~D10
- P- n6 [; k; I4 j. t; p
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发表于 2008-8-31 21:29 | 只看该作者
看楼主最后一张截图,这个看起来跟CDR可相差太远了

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 楼主| 发表于 2008-9-1 10:44 | 只看该作者
!算了,反正我也把问题反馈上去了,他们爱怎么说就不是我的事情了,至于让我走等长,那不大可能,板子的空间也不够,只能是一组一组走的了
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