阻抗问题求解

/tp☆芳☆/tp

项目pcb情况如下：一片DSP加两片sdram，dsp到sdram地址和控制信号采用的是菊花链结构，数据线是经过源端匹配电阻和终端匹配电阻再到sdram，均未作等长要求，匹配电阻都是33欧姆的排阻，第一次打板走线要求的是33欧姆，改版后要求走线阻抗50欧姆，现在的情况是sdram烧不进程序了。我的疑问是：
8 S4 L3 U* L% J. v1，阻抗变化会影响程序的烧录吗？
+ `5 k( x! J) G2：两片sdram是菊花链好还是T型好？
) y- o7 b( j! e/ }# j8 Y3：源端和终端都串接了33欧姆匹配电阻，按照单端走线50欧姆，那么做板的时候阻抗是直接做50欧姆呢还是50-33=22欧姆呢？关于阻抗的问题看了很多但还是没搞懂，芯片与走线的阻抗的关系是怎样的，望知道这方面的大侠不吝赐教！感激不尽！

natura

等长蛇形线覆铜宽度和板介电系数是要经过计算才能得到阻抗阻值，终端匹配电阻是根据这些确定的。