PCB editor学习，发帖记录，留给自己看

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记录一下小白的学习过程

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1.CIS导出网表：选中.dsn目录，点击tools，选中Create Netlist,确定就好（再复杂的还不会搞），在默认文件夹会生成3个.dat的文件和1个.txt文件。
# y8 U0 R6 p3 T7 L+ V2.PCB editor导入网表：点击File，选择Import中的Logic，因为是用CIS导出的网表，所以Import Logic type中选择Design entry CIS,最下边Import diectory选到网表所在的文件夹，即包含3个.dat和1个.txt的文件夹，最后点击Import Cadence。这些都是在没有错误的情况下的操作。
3.修改焊盘pad库和psm库：在setup中选择User Preferences Editor,点击第6个Design_paths,把padpath和psmpath选到对应的文件夹，并且置顶。
8 f7 Y' i% M. ]+ A2 b  H* u4.最后就可以在Place中Manually看到自己原理图中的原件了。
全是自己手动在百度找的，辛苦啊，不过终于搞明白了

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1.在Command处输入alias，回车，会显示快捷键命令；
2.增加Subclass,在Setup的Subclasses处；
3.增加叠层，即板层，在Setup的Cross Section处；
+ }; X7 F1 G0 @4.Win7系统下，使用Cadence导出网表时，Setup处显示为空，不能导出网表，原因是打开软件时要启用管理员权限，每次打开都要这样；
5.Allegro的配置文件ENV，有全局变量和用户变量，全局变量在Cadence\SPB_15.5.1\share\pcb\text这个目录下；用户变量一般在cadencehome文件夹下，打开我的电脑属性，选高级，在环境变量中有个HOME变量，可以查看所在目录；
6.Allegro导入网表，放置原件时，有时会出现飞线，这个是可以设置的，一般在工具栏的Unrats All和Rats All，或是在菜单栏的Display的Show Rats和Blank Rats；

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导DXF导allegro，allegro版本是15.5：
1.在allegro设置的单位和DXF的单位不统一时，要把单位改成一致，比如：DXF单位是mm，allegro单位是mil，此时，将allegro单位转换成mm，再进行导入。
2.导入的DXF名字不能有中文，否则提示错误。
+ v; O8 s. M) S" y1 ^2 U
如果是一个新的PCB文件，红框中的选项不用选，直接导入，
3 `- T+ M& Q0 p' ~* n7 x- @
选择Class和Subclass,选择需要导入的DXF层，MAP即可。
) T  U  g& \5 c  B, w7 i. r" q3.如果是在画好的PCB中重新导入DXF，在第一张图的上边要选择Incremental addition,意思是说保留原来的PCB，否则会把PCB文件清掉。

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1.Allegro右键放大、缩小设置，在Setup的User Preferences，选择Input,勾选no_dragpopup就可以了；

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  ?7 j8 H) U  V6 q. Y' a' u& U1 r
1.PCB editor布图时元件显示封装尺寸，解决方法：display-color/visibility-package-geometry,去掉dimensions后面的勾选，最上边5个都去掉；
还有components里边的Dev Type;

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tgwfcc 发表于 2014-1-8 16:52
9 [/ G, X3 O' z5 [1 a* t2 |7 L1.Allegro右键放大、缩小设置，在Setup的User Preferences，选择Input,勾选no_dragpopup就可以了；

. r! r* D, H( @! }补充一下，要修改一下配置文件，在pcbenv里边，增加一个allegro.strokes配置文件

. C( \6 O8 A3 A, ^0 L3 G; P8 Z补充内容 (2015-6-12 17:57):
- T! K' X7 x. x这个版本是15.5的，勾选no_dragpopup，是可以不用鼠标右键的同时按住ctrl。
' p4 J6 b& C- q9 l2 Kallegro.strokes文件是手势文件，在allegro的Tools-Utilities-Stroke Editor里，需要在里边添加。

1 b8 ^& E( o% B3 C& P) R% a补充内容 (2015-6-12 17:58):
; O6 w$ U  m# c+ F) ?/ }这个文件的目录在：D:\Cadence1\SPB_15.5.1\share\pcb\text下。

左夜

继续~

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1.orcad中如何加IREF
4 }7 r6 b5 z4 q# C
# Q7 L) q7 V; B, H3 QTOOL-Annotate-add intersheet references,不知道怎么回事提示“ERROR #8003 More than one page is numbered 6.”
2.多管脚元件分块封装

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接上，more than one page is numbered 8，意思是说有多个页面的页码是8，需要修改下页码，这时候可以通过双击原理图右下角的title block，修改它的属性，主要是修改 page count和page number这两项页码名称即可。
然后点击tools中的Annotate即可。

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+ J( Q  F+ w' {
+ U: C- t; O# p2 \& t! _8 c1.管脚比较多的芯片封装，分成多个块，Name用同一个，分成几个部分Parts per Pkg就填几，U用同一个就可以了；在放置原件管脚时安Ctrl+N/B，或是View中的Next Part，就可以放置B部分的管脚了；
2.封装完的芯片需要修改时，点击View中的Next part或Previous Part即可查看其他块的封装信息；

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PCB Editor:
; g4 \) |6 |$ O9 l1 b, D1.删除走线中的某一段，先选中删除按钮，在右边面板中的find，只保留Cline Segs，其余的都勾掉，就可以了

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1.软件版本是15.5，Candence原理图设计好之后，把所有原件重新编号，方法是：
打开Annotate，先把所有原件的编号重置为？，如图1；
然后，在重新编号，如图2所示；
注意：图3所示，多勾选了一个选项，Reset reference numbers to begin at 1 e,意思是说没页的编号从1开始，如果勾选，页与页之间的原件编号就不是连续的，不要勾选。

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tgwfcc 发表于 2014-3-8 15:59
1.PCB editor布图时元件显示封装尺寸，解决方法：display-color/visibility-package-geometry,去掉dimensio ...

如果不行，把Geometry里边的除了Sillkscreen保留，其他都去掉就可以了

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1.WIN7系统添加数据源时找不到access，在系统盘（一般是C盘）下Windows-SysWOW64-odbcad32.exe,双击运行，在里边添加就会有很多数据库了；
5 F  d- b# X' Z1 r: l2.Cadence里连接数据库，在database中鼠标点击datasheet会自动打开datasheet，此操作需要在连接数据库时，每一个原件datasheet的Browable勾选上才行;
3.Cadence导出BOM时，把相同料号的原件自动整理到一起，先选中Part Number,然后勾选Keyed，导出的BOM就会把相同的原件放一起了，详细可参考https://www.eda365.com/thread-96970-1-1.html。

kevin890505

这个笔记有点长   不过还是辛苦LZ了