请高手帮我解读一下一下信息。

lt169

这是我设置XNET等长后，布线完成对线进行show element 弹出的信息：
我明明设置的XNET是 是 Total Ecth Length ：min = 2000 MIL , max = 2100 MIL
在Reletive  propagation delays  中设置的公差是 0:100 (mil)
" H7 G# s# Z+ s; q- G) T+ c! v为什么会出现“ (RDly) (Xnet=IDE_D9) U3.D17 to IDE1.6  min= 2191 MIL  max= 2391 MIL  actual= 2362 MIL
                   target=  (IDE_D9) U3.D17 to IDE1.6”
这个结果？

4 J; h& s. m5 _附：该线的网络具体情况是从 U3 .D1------ RN(排阻) --------0（过孔）-------------- IDE1.6
& ~( s' E# [  O5 ~7 Q                                                                                            |
                                                                                             -----------------------------------CF1.48                 
+ M6 f6 C* W0 H: m, ~/ @
1 q3 M% Y9 l( g. |我的意图是设置 U3.D17 到 IDE1.6 线长为2000 ～ 2100 （MIL）而不计 过孔到CF1.48  线长。
4 b# h9 O+ {0 n3 }我这样设置对不对啊？应该怎么做呢？

0 {3 Y+ q) H1 s: k第二个问题：RDly 与 totE 分别表示什么？
) d+ k- x* r; o* b' o% l

LISTING: 1 element(s)
6 o* I* \2 n8 I# Y) i              < NET >              
  Net Name:            IDE_D9
  Member of XNet:      IDE_D9
6 L* m) Z; P4 M. G  Member of Bus:       IDE_DATA_BUS
  Pin count:              3
  Via count:              2
) j: I6 W& m. C+ M5 g  Total etch length:      2662 MIL
  Total manhattan length: 2064 MIL
  Percent manhattan:      128.97%
  Pin                     Type      SigNoise Model       Location
  u6 V/ _" u3 @8 T  ---                     ----      --------------       --------
  IDE1.6                  BI        CDSDefaultIO         (5901 376)
  CF1.48                  UNSPEC                         (6137 1525)
  RN6.1                   UNSPEC    RN6_22               (6623 1718)
* h- u4 q. l2 V% R0 W' N" I' E  No connections remaining
  Properties attached to net
    BUS_NAME          = IDE_DATA_BUS
3 t( [# L) E4 W! o6 h# i$ V$ h    LOGICAL_PATH      = @ls2f_motherboard.schematic1(sch_1):ide_d9
    NET_SPACING_TYPE  = IDE
7 R7 ?; _# Q% Q1 D% K    TOTAL_ETCH_LENGTH = 2000 MIL:
9 Z5 f) P& E9 X3 _  Electrical Constraints assigned to net
& R$ y2 ^* q! b7 B2 Z    total etch length: min=2000 MIL  max=none
  Constraint information:
7 m" o6 Y; N1 |( h7 }  w    (RDly) (Xnet=IDE_D9) U3.D17 to IDE1.6  min= 2191 MIL  max= 2391 MIL  actual= 2362 MIL
                   target=  (IDE_D9) U3.D17 to IDE1.6
            (6802,2198) pin U3.D17,BI,TOP/TOP
      506 MIL cline TOP
            (6623,1782) pin RN6.2,UNSPEC,TOP/TOP
* P* ]2 Z$ B; Q$ B2 p            (6623,1718) pin RN6.1,UNSPEC,TOP/TOP
! |# U% Y# ?5 H# w      41 MIL cline TOP
, `7 D6 @) n/ N( ]9 \            (6623,1677) via TOP/BOTTOM
# `  {: _% T; @/ A1 G0 Q4 w* x      746 MIL cline TOP
            (6597,942) via TOP/BOTTOM
      1070 MIL cline TOP
            (5901,376) pin IDE1.6,BI,TOP/TOP
    (totE) (Xnet=IDE_D9)  min= 2000 MIL  actual= 3168 MIL
4 f# |3 B: C+ c      805 MIL cline BOTTOM
. [: g; k1 x9 u3 X/ W) @* i      41 MIL cline TOP
      746 MIL cline TOP
      1070 MIL cline TOP
1 W, @! m% e6 ?+ k2 Q1 O6 a# `      506 MIL cline TOP
; w% E4 Z, K* M2 t) W2 @+ @  Member of Groups:
& @6 z: m) r# _) u& b    XNET            : IDE_D9

先谢谢了。。

madin

个人认为（郁闷必须加这个，怕又被砸）  你是否应该设置一下PIN PAIR呢？？？

lt169

PIN PAIR 已经加成功了。
是的，必须加这个。

ijiqux838

以前我也出现过这样的问题，我想应该是优先级的问题，当两个设置间有冲突并且系统允许时，以优先级比较高的设置做为软件的设置。你不但设置了Total Ecth Length ：min = 2000 MIL , max = 2100 MIL，还在Reletive  propagation delays  中也设置的公差是 0:100 (mil) ，所以会以Reletive  propagation delays做为软件的设置。要是在Reletive  propagation delays中设置的公差是 0:50 (mil) ，并且基准线是2050MIL时，可能两个设置都起作用了。有待高手的看法。

alexchen

兄弟，你这个问题解决没有啊？我也遇到了类似问题。我看了很多关于xnet设置的文章，完全一步一步按照他们的说法去做的，还是出现了这个问题。
我觉得不是pin pair的问题，也不是优先级的问题，因为，我里面只有相对等长时（没有total etch length限制）还是一样。
- B; \* ]- q* G5 c) r- x如果你解决了，麻烦给我发个mail教教我，dunfa.chen@hotmail.com。不胜感激！