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16.6生成net 出错,请大侠看看原因,是否破解不完全》

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发表于 2013-3-19 22:10 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

EDA365欢迎您!

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x

1 d* h! x: B/ E4 d& ~2 Y6 K- ?8 h& q#464 ERROR(ORCAP-36022): Pin number missing from Pin "1" of Package L0402 , L1405: M9871_MAINBOARD_P1_0012, E DIGITAL AP (12.70, 4.60). All pins should be numbered.( X, `% E% I5 [9 Y/ ~% t
#465 ERROR(ORCAP-36022): Pin number missing from Pin "2" of Package L0402 , L1405: M9871_MAINBOARD_P1_0012, E DIGITAL AP (12.70, 4.60). All pins should be numbered.2 G6 L9 {0 Z4 l6 ]* [
#466 INFO(ORCAP-36107):  PCB Editor does not s- @4 ~1 {) v, N3 V9 Q0 D
upport Dots(.), Forward Slash(/) and White space in footprint names. The supported characters include Alphabets, Numerics, Underscore(_) and Hyphen(-)., _, S! l+ K: y* [0 C$ M, j+ t

" v$ Y- r3 R: a5 E1 ~. D  E' A- P#467 ERROR(ORCAP-36018): Aborting Netlisting... Please correct the above errors and retry.3 n% M7 Q# D, U4 k

! k4 l9 t9 t& AExiting... "D:\cadence\SPB_16.6\tools\capture\pstswp.exe" -pst -d "E:\ALLEGRO\WORK\DSN\MTKDVB\MTKDVB.DSN" -n "E:\ALLEGRO\WORK\DSN\MTKDVB\allegro" -c "d:\Cadence\SPB_16.6\tools/capture/allegro.cfg" -v 3   -l 31 -s "" -j "PCB Footprint" -hpath "HPathForCollision"" i; I0 X; _3 \# c7 c+ l3 g& ]
INFO(ORCAP-32005): *** Done ***
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 楼主| 发表于 2013-3-19 22:14 | 只看该作者
即使用自带的sample生成net也是报错。。7 S' @: s* ]# D1 x0 n; |0 x

error.png (183.15 KB, 下载次数: 4)

error.png

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 楼主| 发表于 2013-3-19 22:15 | 只看该作者
win7 64位系统。。

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"學會了" 就簡單了.

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发表于 2013-3-20 20:55 | 只看该作者
#464 ERROR(ORCAP-36022): Pin number missing from Pin "1" of Package L0402 , L1405: M9871_MAINBOARD_P1_0012, E DIGITAL AP (12.70, 4.60). All pins should be numbered.
2 e* X$ t3 T1 r$ q1 U4 ^& J$ g#464 ERROR(ORCAP-36022)IN遺失踪引脚“1”的包装L0402,L1405:M9871_MAINBOARD_P1_0012,E DIGITAL AP(12.70,4.60)。所有的引脚编号。
7 ?& P  s' w" t/ T0 o! o" @.: D6 B( B+ z+ L3 A6 v
.; _" i5 ~; w8 ~% n3 w6 L( J
.
  A  L1 v; N, K' X#466 INFO(ORCAP-36107):  PCB Editor does not support Dots(.), Forward Slash(/) and White space in footprint names. # c6 z0 ~: W2 y- n- Z
#466 INFO(ORCAP-36107):  PCB 编辑器不支持点(.),正斜杠(/)和空白字符,在引脚的名字上。' l/ M  G1 h: k
.
( J# p" v( }# j6 V# i7 N% J+ R.
6 Q. o1 U* R  G* C. [# |* C1 H.' s4 O4 r7 S1 E$ F

5 j8 N8 q8 X0 `, Z' A- e是不是你的元件的引脚命名有問題?好好檢查一下。

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 楼主| 发表于 2013-3-20 22:03 | 只看该作者
是管脚number没有定义,我就奇怪,16.6自带的demo原理图也会不定义pin number?

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EDA365特邀版主

"學會了" 就簡單了.

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发表于 2013-3-21 07:56 | 只看该作者
你是看哪個自帶的DEMO原理圖 ? 我也來試試,看看會不會發生問題。

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 楼主| 发表于 2013-3-21 20:41 | 只看该作者
这个路径下面的demo   X :\cadence\SPB_16.6\tools\capture\samples

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发表于 2013-3-22 17:43 | 只看该作者
最近也遇到了两次导网表出错的问题,尼玛检查了N次,都没检查出问题," G  I$ q" N" R9 Y
开始觉得可能是软件的问题,换了电脑换了软件版本都不行,4 i6 k$ N9 }. y8 @' V
最后实在没办法了,试着把图拷到一个新建的原理图,竟然搞定了。
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