帮忙看看我画的板，ddr2频率跑不起来

yeryu2010 · 发表于 2013-1-29 18:36

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附件中是我画的pcb，可是跑250M时会有误码。频率再高就跑不起来，例如300M。ddr2型号是MT47H64M16HR-25E

yeryu2010 · 发表于 2013-1-30 08:38

怎么没人回复啊？

fengjiqiang · 发表于 2013-1-30 08:43

等长没处理好，有跨分割。需要继续优化。

fengjiqiang · 发表于 2013-1-30 08:44

楼主的板子的问题很多啊

jxchaplilin · 发表于 2013-1-30 08:49

太多了，说不完！

yeryu2010 · 发表于 2013-1-30 08:51

新手，问题当然多了。不过各位高手们难道不能说个一两条。鄙视我对我毫无用处，提点建设性意见。

yeryu2010 · 发表于 2013-1-30 08:57

第一次画ddr2的板子，请各位帮帮忙

yuzengshu · 发表于 2013-1-30 09:00

主要问题差分线处理的不好，过孔数量不一样多，导致延时不一样，在有不明白的可以找我KOU 170762386

香雪海 · 发表于 2013-1-30 09:08

没有做等长啊

rx_78gp02a · 发表于 2013-1-30 09:21

我看你用的是xilinx的spartan6系列FPGA，你应该看看XILINX的layout GUIDE，里面写了dqs和dq的误差是最大正负300MIL，但是你设置的是正负400mil，超出了要求范围，dq的速度最高并且依靠dqs锁存，建议你dqs和dq的误差尽量小，比如正负50MIL；同时xilinx要求时钟和dqs误差正负300MIL以内，时钟和地址线误差可以放宽到正负500MIL。

pavel · 发表于 2013-1-30 09:38

表层不能走线？

ylgw811002 · 发表于 2013-1-30 09:38

DDR2 同一个lane要同层。目前的叠层不好换成3-4为走线层。1.8v电源没有加粗。等长参考：Address/Command to Clock ±40mil, Control
to Clock ±40mil，DQ to DQS ±20mil, DQS to Clock ±500mil

南林维京 · 发表于 2013-1-30 15:22

1.时钟差分线，有过孔的话，最好一样多；最好相对来说其他信号灯线粗一些许还有这种走时钟线，最好用GND做参考，好些；别离其他信号线太近；
2.电源要加粗：VREF；VTT，1V8；还有过孔的外径最好也加大些
3.好像是没等长
4.看了BGA里好像一直有更换线宽，空间看上去挺大，觉的没必要更线宽大小；

即然有手册，好好看看，会有收获的；
我也是新手，没画过这类板子，
个人意见，供参考，批评

yeryu2010 · 发表于 2013-1-30 19:37

香雪海发表于 2013-1-30 09:08 4 b% n9 k1 {: R
没有做等长啊

多谢兄弟了！赛灵思的这款fpga不是有ddr2硬核吗？各方面匹配难道不会放松点？

yeryu2010 · 发表于 2013-1-30 19:38

rx_78gp02a 发表于 2013-1-30 09:21
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多谢兄弟了！赛灵思的这款fpga不是有ddr2硬核吗？各方面匹配难道不会放松点？

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