晶振 摆放位置 有没有要求？？

jin131421li

询问一下 晶振 在摆放时候 离CPU距离又没有要求，一般怎么来摆放晶振 ，还有他对于走线 有没有特别要求？？{:soso_e182:} {:soso_e163:}

twffwt

当然离CPU越近越好，晶振下面别走重要信号线，它是干扰源，时钟信号尽量少打过孔，时钟信号最好别跨分割平面，这些因素都会引起阻抗变化，从而影响信号质量，最好还对晶振包地网络铜皮。。。

speedymym

楼上正解，顶一下

蝶泪之舞

晶振距离cpu近点要好，因为这样才能保证走线（要走成差分线）最短，晶振下面的相邻层不要有信号线穿过。。。

fengjiqiang

也应该注意，不要离板边太近。

kasen

离CPU越近越好，也好考虑下工艺，器件间是否有干涉，焊接时候是否方便。晶振其配置的电感电容尽量靠近他的电源管脚。走线尽量短直，不要出现过孔，最后可以立体包地处理。晶体的话得注意电容位置摆放以及类差分走线包地等。楼上几位说的都最好遵循！

ly04t

蝶泪之舞 发表于 2012-11-20 11:11
$ I, E' ~" z' a1 V* Q晶振距离cpu近点要好，因为这样才能保证走线（要走成差分线）最短，晶振下面的相邻层不要有信号线穿过。。。 ...

4 B% m$ L7 R  H" Z那如果是六层，比如 top，GND，midlayer，Power，GND，bottom。那么晶振下面的midlayer是否能布信号线？

蝶泪之舞

ly04t 发表于 2012-11-20 14:55
, X+ M- V$ z9 j那如果是六层，比如 top，GND，midlayer，Power，GND，bottom。那么晶振下面的midlayer是否能布信号线？

* f# I, I7 P$ {, b' `隔一层是可以的，主要是其相邻层，避免其干扰~~~

ly04t

蝶泪之舞 发表于 2012-11-20 14:57
隔一层是可以的，主要是其相邻层，避免其干扰~~~

想问下你们的电源线一般是怎么画的。比如有个3.3V 600mA的电源线，布线是多宽，布线宽度这个根据什么定？

twffwt

ly04t 发表于 2012-11-20 14:55
那如果是六层，比如 top，GND，midlayer，Power，GND，bottom。那么晶振下面的midlayer是否能布信号线？

要是贴片类晶振，并且有GND、Power层屏蔽，是可以的，要是直插类晶振建议还是别布重要信号线，毕竟晶振的引脚带来的一些寄生参数还是有影响的，也不是绝对的。。。

twffwt

ly04t 发表于 2012-11-20 15:09
# X2 b" n7 j; s: Q- G' x: m想问下你们的电源线一般是怎么画的。比如有个3.3V 600mA的电源线，布线是多宽，布线宽度这个根据什么定？

' N+ @& Y$ ]0 X6 |' w% r尽量宽点，可以减小阻抗，有利于电源完整性

vincent_xiao

晶振的走线长度最好不要超过1200mil

蝶泪之舞

ly04t 发表于 2012-11-20 15:09
" P" u5 F0 e# g- r想问下你们的电源线一般是怎么画的。比如有个3.3V 600mA的电源线，布线是多宽，布线宽度这个根据什么定？

3 _# X: @4 V- f一般情况下，1mm的线能够承载1A的电流~~~

twffwt

vincent_xiao 发表于 2012-11-20 15:19
) G; M, e6 B7 Z+ m$ _9 ~晶振的走线长度最好不要超过1200mil

为什么呢？   我觉得和晶振的频率也有关系吧

vincent_xiao

没有，走线当然是越短路越好了。