本人做的一块PCB，欢迎大家指点。

liyumingyh

此方案是i.mx53的平台的。制板要求没有上传。由于考虑到成本要求，没有做盲埋孔，全部是通孔，同时将板层由8层减为6层，在部分器件上也没有用0201的，所以限制了布局。问题可能多多，希望大家不吝赐教。

liyumingyh

是用AD6做的。

huasheng501

问题确实很多，比如：1、你设的data 、add class里的线没有等长；2、很多单端线不知道你为什么在连焊盘处做成带圆弧的，没有必要这么做吧；3、U30里的29号管脚确定没有网络吗？4、没有连通的网络很多，尤其是GND网络；5、BGA的电源和地网络可以相邻的共用一个过孔，但是一个过孔附带的焊盘不能超过两个，且过孔需要在两焊盘之间；6、BGA里面，顶层走线不能超过从外往里数第三排焊盘，你的里面有几根长线，还在里面穿，会造成短路的，FBGA也同样的，你看你的U23与U15；问题还很多，慢慢修改吧，吃饭去了，有空再帮你看，给好评哦！

77991338

楼上很犀利啊...DDR部分确实还需要进行修改修改....等长是个问题...你的等长精度设置太大...一般的话DDR等长精度控制在40mil也就是1mm以内最好(+-20mil)...DDR的Data线与地址线时钟线也是需要一起等长的...数据线最好就是按照DDR的规则...一般是8个字节一组数据线...同组数据线走同层为最佳...还有你的CLK线用地线包裹起来好点..还有就是DDR的RESET的走线...最好是在第四层那个交汇点的地方挤个过孔下去...哪怕是不用换层也比你这样直角走线要好的多...

黑驴蹄子

现在都喜欢把公司的技术资料往外发啊

77991338

黑驴蹄子 发表于 2012-11-13 13:13
9 j* J* H2 O# H现在都喜欢把公司的技术资料往外发啊

& U& J5 j. P9 z, x+ W1 j2 o, q1 o还好吧...反正我发的东西抄板的拿去也木有用...都是一些产品上的某个部分的侧板啊什么的...嘿嘿...这点意识还是有滴

liyumingyh

huasheng501 发表于 2012-11-13 11:55
问题确实很多，比如：1、你设的data 、add class里的线没有等长；2、很多单端线不知道你为什么在连焊盘处做 ...

! ]1 Y9 [/ O6 D8 j# }/ z* O; @非常感谢点评。

liyumingyh

77991338 发表于 2012-11-13 12:36
楼上很犀利啊...DDR部分确实还需要进行修改修改....等长是个问题...你的等长精度设置太大...一般的话DDR等长 ...

1 r) [* @* H2 `' \8 ]谢谢点评指点。DDR的ADD是差分等长的，到每个点的长度都是25mm左右。DATA也是按照25mm等长去做的。CLK的长度要加匹配电阻的长度以及电阻两端的长度，总长是在25mm左右。没有精确在1mm。飞思卡尔的DEMO最长和最短相差了5mm。

part99

其实DDR等长可以不用太严格，实际的测试中，建立时间和保持时间很容易满足。我可以说坛子里很多人并没有真正layout+测试过DDR。
2 w( Z1 Q  ]2 |8 \7 r我觉得你板子最大的问题是电源，特别CPU的1.3v和3.3v电源退耦设计，引线那么长，地的回路也不好，增大了ESL，还容易耦合很多噪声。
2 }+ U2 T- P" z5 L还有，一个CPU挂4颗RAM，地址控制线竟然不挂到VTT，也不做任何终结电路，原理图设计本身就有问题。

liyumingyh

part99 发表于 2012-11-14 03:16
' ]+ F% z2 }2 r) t2 n4 o* d其实DDR等长可以不用太严格，实际的测试中，建立时间和保持时间很容易满足。我可以说坛子里很多人并没有真正 ...

* A' ^/ A. u5 @谢谢点评。

ldkopaq

没有用过AD6，只接触了AD9，GND层可以直接弄成负片地层，信号3层可以换成电源负片层，毕竟走线也不多，这样电源就可以缓解很多吧，感觉挺多线不是很重要的，可以跨分割的

ldkopaq

也许4片DDR对贴后竖着放会比较好走线，整版的地过孔有点少，布局也不是很紧，有点点乱，纯属个人意见，别介意

wanghanq

请教个问题：在PCB中，常常会放置一些必要的自动注释，有些可以通过放置特殊字符实现。
( G* Z0 E) ~1 g
" _8 N) k) m$ x只是图中的这个叠层示意图一直没有找到放置的方法（蹄子曾提到或叠层设计相关的问题，当时就想到还有一个遗憾就是没有找到这个示意图的生成地方）
  y' u. s7 X  a% w, K# R, E" r
, P2 r. h/ O( T* g/ k
' f2 r4 E; @. u
( w8 F% v" s6 Z# t5 C/ g2 b4 w另外的图形示意如 altium提供的案例文档：DT01.PCBDOC中的图示
3 r4 w7 P4 g. r  \5 k& a# {
8 o' ^( P7 B; t8 U) A& q
; g0 ]* g+ C- E4 r4 Y


上面的这些图示可否用到？在哪实现？

zzgezi

又长见识了。

liyumingyh

ldkopaq 发表于 2012-11-16 17:12
* B: |4 j* r: G4 _也许4片DDR对贴后竖着放会比较好走线，整版的地过孔有点少，布局也不是很紧，有点点乱，纯属个人意见，别介 ...

谢谢点评