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发表于 2011-10-12 00:37 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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x
Translating E:\WORK\TEST\1.asc.
4 a. L$ F0 p3 o0 vReading PADS ASCII file header.
, i# s8 C- F$ O* D6 k Version = PowerPCB5.0# }/ A9 E" m7 y4 L& X8 i8 I1 M3 M$ H- W
Route Layers = 44 Y2 R' f& ]% I0 S* }, p: C
Units = METRIC, V% T* l: ~- ~: |4 X: M3 R
Hatch mode = Vertical / Horizontal
& P. q5 @* r1 f' U& N Hatch grid = 2.000000, angle = 0.000000, anti-pad spacing = 0.000315% i. b) I8 G- ~5 H
Initializing new database.- [4 t/ x! w6 t
Creating layers.3 f( \* I5 q6 o9 Q  s* e
Reading PADS ASCII file body.
9 {  y  W. ~5 D% s% a! B& K5 G5 L *PARTTYPE*/ c4 h3 {6 a# a, {; Y) Y4 e* o! w
*MISC*- R/ ]  d$ q( P/ r; E7 i: G
*MISC*% }) a8 E7 h- i0 y& [; N8 `
*MISC*
4 ^5 O" ~; ~2 e3 R8 V *MISC*8 G" r! U% \* m! B- I; k# x2 ^( n
*MISC*! X6 [7 x+ g) R$ O& _& @
*REUSE*1 Q2 {7 _5 u* q7 `& q9 i
*TEXT*2 ^) \# B* L. s
*LINES*
  L$ I* D# j8 ~+ H; T- @ *VIA*8 C% {8 A1 ^! F
*PARTDECAL*
+ w/ W2 @2 [% n7 v2 t; O. J9 u+ J7 ~3 m *PARTTYPE** g1 U7 ?% a/ Y$ e# [
*PART*% y' F  _* h  e, O3 ~
*ROUTE*7 @8 g; P4 ]7 D5 M" f9 R, {
Writing routes.0 ~9 _$ o. B. p% ~
*END*
9 B3 N) J. `2 S9 A* q1 ^7 x$ p; T2 L- j0 r# a/ U% K
===============================================================================
% F! H/ h" ?4 R3 x  G; m) T5 G2 p6 Q9 [ PADS layer usage summary:3 |% f! s# s) ~" z$ o
  Layers 1 to 4 are route layers.) E* B, j4 n/ \3 U' |
  LINES:4 N* j* Y: G( \3 O4 L5 q, w8 [
     0 BOARD GEOMETRY - ALL
3 I3 Z" E' {) B3 ^5 o     1           ETCH - TOP2 h7 \! H7 q1 i6 ~7 z8 t! r
     3           ETCH - INTERNAL2
) B# {; G7 d& }- N     4           ETCH - BOTTOM* k$ \7 w4 B1 p& y7 F
     9  * Not mapped!0 [: _$ U6 E) j6 N: s  J" u
    10  * Not mapped!' e/ ?& s  A. g, t5 K0 v
  COPPER:
# A1 e/ m& v# Q/ }  TEXT:- Y1 T2 O4 \0 y
     1           ETCH - TOP5 ^0 O) {! t3 L9 Z
    26  * Not mapped!3 u3 G4 [7 ^/ ~! E, w1 U3 j$ r
  DECALS:
, [& {; C, O" a  x: ~6 }, @$ j, Q     0 PACKAGE GEOMETRY - SILKSCREEN_TOP
# T2 w* v3 G7 ?* ?+ `+ P     1 PACKAGE GEOMETRY - SILKSCREEN_TOP
. ^: V3 U3 X: t6 Y$ A( d    12  * Not mapped!
% z' b$ N6 V5 t& _    19  * Not mapped!
! R! a$ F( |% C, i/ e! x9 ?    26  * Not mapped!1 B9 i0 J+ R* T2 |" z
  PADS:
; f0 ?" w" e- s+ B  j. h; V     0           ETCH - internal_pad_def
* m1 _5 S3 t- e( p3 S9 j     1           ETCH - TOP) Z# p: e, Q5 l3 L6 I0 w, _2 r
     2           ETCH - INTERNAL1
1 C6 f  p, j) J! w9 O* Q     3           ETCH - INTERNAL2
4 |! `1 H. O9 i7 i5 S     4           ETCH - BOTTOM0 C( E# a* |1 ]( p
     6  * Not mapped!; |0 [( F/ o: O8 a) R3 p: k
    15  * Not mapped!
, \3 {; F% ]! H/ h% I. `6 F5 N    16  * Not mapped!' d; b2 [7 S; g
    23  * Not mapped!  V" K- p: K0 z, O' N; ?3 `6 Y
  VIAS:7 K) J: t+ r$ u, r
     0      VIA CLASS - internal_pad_def. M- w' d1 s) N! [4 U, Y6 y4 q8 ~" y1 }
     1      VIA CLASS - TOP
6 ?; t: P( K9 P% \0 @9 h& |     2      VIA CLASS - INTERNAL1  }7 ]; w' _$ r
     3      VIA CLASS - INTERNAL2
3 h/ z" @, E* o+ `/ g' d1 |2 @7 G     4      VIA CLASS - BOTTOM1 w" O8 D" z+ d
; }4 p! n+ ?; D- x3 m
WARNING: 63 data objects mapped to the UNUSED class were ignored.
2 }' I8 ]: P  }$ A6 Q===============================================================================. U1 Y; X2 _: l! e  a

' [! o# \  i7 W* h- iCreating E:\WORK\TEST\1.brd.: P% ?6 c9 X7 ~- E$ _
Loading netlist:5 _/ r& y2 A6 @7 F) r7 h6 G
E:\WORK\TEST\1.TXT1 T+ W7 G' z9 j. B5 g' \( G
Writing database.
# p: I, z5 G# m% C* r4 v& G- ^ERROR: Error while writing the Allegro database.
$ ~! @2 P( e- p' I8 sClosing database.
( h1 _; c9 b) n6 M- j* S. LTranslation complete.: d" ?( _" `8 c
Finished with errors!
$ X) V/ `! N- f% b' T- d% |
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发表于 2011-10-12 09:06 | 只看该作者
这个问题说明你的在导出的时候选择有些问题,在导出的时候这是非常关键的一步骤!

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 楼主| 发表于 2011-10-13 13:07 | 只看该作者
兄弟别的板子我随便都导成功,只有这个板怪得很

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发表于 2011-10-13 13:23 | 只看该作者
这个接口做得一般,,8 j  A% B  }  _3 g8 R: i

5 S" l! n$ q" z) }& N9 ^4 t所以有问题很正常
Q:23275798
Concept+Allegro         8年
Protel99se                   9年
Capture+Allegro          3年
Pads                            1年
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