较难的几个疑惑的问题，求助达人解决！

kidma666

1.DRC检查，发现shape to thru via spacing错误，用以下方法解决：shape-void all,出现shape to shape spacing错误，错误可软件定位到一个过孔上，不明白所以然？去掉相关重叠anti etch中其中的VCC（anti etch）后，错误没有解决，为何？
$ r8 u# x! C  c% P$ Z8 I3 D3 ?- D2 g. R* w
2.线的特性阻抗随线宽，厚，间距在变化，某些关键网络在CM中约束死，比如50欧，也即约束死了线宽，厚，间距。（1）约束死的某网络阻抗（填写的50欧）是由PCB厂家还是开发人员（约束死线宽，厚，间距）定死的？（2）如果某个网络线宽度变化，保持阻抗不变的话，需改变厚，间距。对开发人员来说，间距好改，如果改线厚，能通过软件传递给PCB厂商么？如果能，PCB厂家需区分出不同的厚度，他怎么区分的？是“人”还是“加工机器”？

3.PCB中有某些盲孔、埋孔，能有操作对它们进行快速定位么？
; u6 X* q. ?  ~: P
# W* \$ B) \( L1 k  K4.我有一个库,allegro要用这些元件，不知怎样把它导入allegro中，导入哪个路径下？浅问一下。

多谢解答！
4 e6 [( x( ~/ B# Q6 X4 R  @$ ^

mindray_ty

不用导入，直接库存放的路径加入到库文件设置中！

piedgogo

1、第一个，我都找到具体位置一个个修改的。
2、1）50欧姆是硬件工程师定的，如果是高速板或者是功率比较大的线，最好不要改动特性阻抗。2）要求严格的线先走，其它的次之，改也是改控制线的线宽。某一层的厚度是一定的，都是同一蚀刻或电镀完成，到现在位置没听说过有某根线单独跳出来加厚的。
3、allegro中，via都是实现做好拿来用的，比如你做的是TOP2Vcc层的孔，那用的时候就是盲孔了；如果你做的是TOP2BOT，那它就是通孔，只是连接了不同层而已。
' K; ^7 N/ a4 }2 x, I% r# j4、在setup->user preferences里面，path的设置，psm是元件封装。
1 r5 a  g; O3 N' A. @' v9 s( |# T
自己先找份Allegro的教程好好读一下吧，设置库这个是最基本操作了吧？

procomm1722

第一個問題, 不太懂您的意思, 不過您應該是使用靜態銅, 且這兩個 Shape 還分屬不同的net .
# n6 ^% ?. P( V' b4 D4 C  G5 {第二個, 則是有點離譜了. 銅箔的厚度是無法用加工方式去變成漸進的厚度變化(或這應該說是非常難 ) ,當阻抗條件被設置時 , 您的 Phyical 的Min. Line Width 就會失效 , 系統會依據您定的 Xection 的材料與厚度來進行線寬的控制, 以符合您要求的阻抗.

kidma666

piedgogo 发表于 2011-10-11 11:15
1、第一个，我都找到具体位置一个个修改的。
) {9 [* n% g# S4 Z! c  B; D1 q8 k- d2、1）50欧姆是硬件工程师定的，如果是高速板或者是功率比较大 ...

3 g* O3 w. H' T( T$ O: f" D1.可能是静态铜的问题，改为solid试试？

2.改线宽控制阻抗为主要。对于大功率板，加大线厚可提高载流能力，也能用来控制阻抗，如你所说，单根线加厚情况不多，一般整个板子都加厚。其实CM里的50欧约束还是由线宽，距，厚来控制的。我的意思是editor根据CM中的50欧算出了线宽（allegro软件的机理）。已解决。

3 H0 c# J) N$ \  b, s3.PCB中有某些盲孔、埋孔，能有操作对它们进行快速定位么？未解决。我的意思是对一个板子，我想快速找到其中的盲孔、埋孔、微孔。目前没找到办法。

3 V% c) c/ m& y7 I/ V4.“浅问”，不难。
2 Q- ~% S2 \' ]8 ]( \( k
多谢回复。
. s( O+ C0 X" Q0 q/ u

piedgogo

kidma666 发表于 2011-10-12 09:22
1.可能是静态铜的问题，改为solid试试？

; E: d+ [* x( g5 V6 t* Y2.改线宽控制阻抗为主要。对于大功率板，加大线厚可提高载流能 ...

* l+ N+ q+ L) N5 {1 Y$ ]3 j把用到的via都拿来看看，有做成盲孔的就是盲孔，有做成埋孔的就是埋孔。。。不知道你做的板子多大，不应该有很多via才对。

kidma666

已结题。能回答我最新帖子么？SI板块的