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[仿真讨论] DDR2阻抗匹配问题,板子加工

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发表于 2011-9-23 17:06 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 congbupt 于 2011-9-26 11:15 编辑 $ X& K. @* Q7 H" [. B+ L5 K! b3 n% h

1 l" v2 f( t0 L1 g/ o! h: n5 i小弟有个关于DDR2阻抗匹配的问题,想请教做板子的大牛。大家都知道,做DDR2的时候都加个源端端接电阻,通常有22欧或33欧的,这个根据仿真确定的。目前我见到两种形式,有点疑问,还请有经验的大神指导啊:
7 ~  H5 q5 v: q2 n) p% R+ o  v2 i2 E7 q/ }! n8 B* S# J
1、见过没有加源端端接电阻的,他们说在加工板子的时候,让加工厂对单端线进行调整了,做成了50欧的匹配,这种方法可行吗?4 S# ]4 A8 h3 d) @0 F: t2 V8 n

( K- A( |; Y) h% F  g2 X. K  @! h7 \& a" S0 b
2、更常见的是加上源端端接电阻,那么以后加工板子的时候,单端线的阻抗还要匹配成50欧吗?就是要不要让工厂对这个线做50欧的匹配;
4 ~! D( `9 a1 r# w4 {' X7 _. g* B1 v' Y% _, f0 c& `

, q. B* m4 x8 O板子的整体阻抗50欧。
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 楼主| 发表于 2011-9-26 11:16 | 只看该作者
没人吗?自己顶一下,求高手!

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发表于 2011-9-26 11:39 | 只看该作者
DDR2数据组有片载端接,可以软件设置成50、75、150R三种也就是传输线可以是75、50、150R与之相对应。其它没有保守点加串阻做源端端接。

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发表于 2012-6-10 13:13 | 只看该作者
以上觀念都不正確 , 或多或少可能會出問題
9 n. N$ s$ ~0 E) o( ^2 B4 [% @. P1. 讓工廠做阻抗匹配的想法一開始就不對了, 阻抗匹配是要看系統 , 不是看把電阻擺前面或放後面. 放不同的位置這個阻抗都不一樣. 用戴維寧等效電路來看阻抗就可瞭解問題點.
. W, D; d: z4 e1 {5 y$ V2. 因為上述問題 , 因此要掛載的終端電阻值也會因此而不同. 這還是要做 SI 分析才知道那個位置及那個數值的電阻最合適.
; Y2 v7 }% O. W1 K; \  @) v) Z  a( ~) p- s
加掛終端電阻會提告系統阻尼因數 , 波形會因此而減少震盪與反射 , 但加得太高 , 則訊號爬升緩慢 , 也不行.
3 Z% c6 _& A; |$ |2 ?擺放得位置不對 , 造成輸出阻抗與負載阻抗不平衡 , 那就會形成反射 , 對訊號品質也是一個殺手.
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