关于dsp和fpga的SDRAM布线问题

pyj0314

dsp通过外接2个SDRAM构成32bit数据线，同时将FPGA作为外设连接在EMIF上，还有FLASH，UART，
0 X' K( m6 J+ O/ R* z为了减轻负载，将FLASH和UART通过245缓冲隔离。
' q9 H5 w" d, q% H% q- y目前使用菊花链拓扑，SDRAM为最后一个节点，只在靠近DSP端串接匹配电阻，
4 h: u/ D1 `8 M3 Q8 \( x0 ^, N现在数据线仿真DSP作为驱动时过冲和下冲还可以，时序也可以，
但在SDRAM作为驱动时，有严重的过冲，+5V~-1v，如果在SDRAM端也加匹配电阻，一是空间不够，二是时序也不满足了，
6 |2 n5 m) W+ \+ X/ N3 y* a3 {  ^2 H! \我想知道这样的过冲有没有问题，我的拓扑结构是不是应该这样？

由于FPGA器件比较大，现在DSP到SDRAM最长的线长有3000多mil，且想工作在133MHz，可以实现么？

: m- C4 f% F( d; }1 u9 j, N( R各位大侠有做过这样的设计，SDRAM都可以工作在多大频率上，是什么拓扑啊，
布线经验还望各位指教啊

pyj0314

没有人回啊

zxli36

我以前画过一个板子, SDRAM是CPU后边第一个节点的. 你试试,仿真下看看波形.
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