关于cadence 等长设置问题求解

819535006

1、在设置等长前，首先要进行叠层设置，这是为什么呢？目的是为了设置pin delay和 z axis delay吗？
2、为什么要建器件模型呢？
小弟有如上两个问题，希望大家给于解答，谢谢

flyingc381

只能说都不是必须的
' b. Q& W; l6 J6 l0 ?0 V5 e8 w
设等长有N多方法……

819535006

flyingc381 发表于 2011-8-24 16:55
只能说都不是必须的
+ Q7 A/ o0 r/ `  T0 s5 B& D
设等长有N多方法……

6 Y2 i2 }' x0 @3 N2 [版主的意思：
7 w0 p1 ?; ~6 C, y- w$ I1、可以不定义pin delay？
. \. }3 B5 _2 K6 P- ~% R2、如果是这种方法，设置模型是为什么呢？
新手，希望版主指点哦，谢谢

flyingc381

先要知道什么是pin delay
6 u5 E7 _! w* _
以及什么地方才会用到pin delay,,设total etch length是不会用到pin delay的

第二个问题，，加模型是为了提取拓扑结构，，在里面设规则，，

4 P$ c  K/ F$ G- [. ^, d( Y不提取一样可以设……
0 G( P& A' c; m9 c
* C9 p4 W# ~% n0 g" Y" V: n6 O8 g
8 {, p/ E4 `" A3 V

819535006

flyingc381 发表于 2011-8-24 17:04
先要知道什么是pin delay

以及什么地方才会用到pin delay,,设total etch length是不会用到pin delay的

0 u- N2 ~/ ]2 n( T; N0 w- R7 _哦，谢谢。
不过我对pin delay确实了解的很少，我想问的是pin delay与层叠结构是有关的吧？
( Z/ g; H/ x- n这里提取拓扑结构？是不是就是为了提取一个等长的路径啊？

Scott.Dong

感觉楼主是在用SI分析做约束

flyingc381

pin delay与叠层无关，，只是芯片的参数之一