请教关于DDR布线的问题，在DDR和FPGA中串接电阻的数据线，控制线和数据线都串接电阻

ahong007

参考设计中说数据线和DM DQS 放一层
  a' L6 s4 I. B/ L控制线放一层    地址线放一层。而且串接排阻都放在中间，如何能实现不换层那？
* K) P8 A! e% H& Z5 E: }0 E7 R6 k关键是串接33欧排阻，必定得打几次过孔。

目前完成控制线底层排阻也是底层，地址线顶层排阻也是顶层，数据线这块不知道怎么布线了

bluemare

恩，楼上真热心，赞～

dsws

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dsws

是DDR1吧！
经验上讲是把控制地址放一起走一层，当然不能做到是可以换层的;数据线8位加DQM DQS 为一组，同一组走同一层就是了。排阻的位置没有特殊要求，源端、末端、中间都行貌似，现在的ddr2设计排阻也没有特殊要求了。当然不同器件还要看看datasheet！贴一个以前做的DDR 一拖二的，希望能有参考价值。

ahong007

如图所示，绿色是已经布的地址线，黄色是已经布的控制线，飞线是数据线和DQS DMS线，保证这些线在同一层。

3 q) n+ F5 o4 }另外也请教各位这个布线存在的问题，谢谢。