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allegro 16.2 在win7里导入网表的问题!

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发表于 2011-4-23 12:40 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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烦请有人给指导一下!
( H8 X2 R  g. k5 {: Y0 t在原理图中DEC与生成NET LIST 都没有报错!9 Y/ ?9 \5 R: v; V2 d# O: O
小弟在这先行谢谢各位!
% _$ _' c9 [+ b9 `; p* q: S如图:
$ [: F* E8 \, u1 v9 Q" \: x6 F* a/ C+ R$ U; H3 p! x

import logic netlist errors.JPG (52.67 KB, 下载次数: 4)

import logic netlist errors.JPG
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发表于 2013-8-22 23:02 | 只看该作者
已解决,是导入logic的时候最后Import directory路径设置不对,应该把路径设置到netlist所在的路径,也就原理图文件夹下allegro的路径。

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发表于 2013-8-22 22:28 | 只看该作者
还是没有解决。

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 楼主| 发表于 2011-4-25 09:09 | 只看该作者
本人已解决!

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发表于 2011-4-25 12:19 | 只看该作者
我的还不行,导入PCB,在勾选放置元件到板上,却看不到元件,等于放空气一样!~麻烦详细指点一下!

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 楼主| 发表于 2011-4-25 12:39 | 只看该作者
你可是把你的错误发上来看看好吧,我也是初学,我们一起搞,兴许都能够解决的!

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发表于 2011-5-1 14:05 | 只看该作者
Cadence Design Systems, Inc. netrev 16.0 Fri Apr 29 11:35:19 2011* b4 ?" g: W6 N! t6 f& r9 y1 k
(C) Copyright 2002 Cadence Design Systems, Inc.
2 E) v% T& b4 o- t( X) A, [------ Directives ------
3 y0 F/ r! R3 [" u1 c, K# u0 oRIPUP_ETCH FALSE;+ S+ c( K( \# Q" j
RIPUP_SYMBOLS ALWAYS;$ J: @& W6 I0 p3 x; O
Missing symbol has error FALSE;
( G$ [$ e* m3 L) E- U) }( `5 FSCHEMATIC_DIRECTORY 'Z:/project/907/A1';
! o7 J  |+ Y" x. A" `; ~+ B) OBOARD_DIRECTORY '';' z' ]: `! a6 `: M
OLD_BOARD_NAME '907.brd';
; o' \8 n- y' v) R# e5 @% e1 }NEW_BOARD_NAME '907.brd';
# C8 T* j4 T# O6 ]$ c$ TCmdLine: netrev -$ -i Z:/project/907/A1'  -y 1  -z Z:/project/907/A1' /#Taaaaaa02688.tmp
. Z# k  s6 f/ u1 O------ Preparing to read pst files ------
; z, q+ _; D) _. M! U" v) k% k+ t+ L' g* Q# u& H8 C$ @
#1   ERROR(24) File not found! o; Y4 j6 {# T0 k
     Packager files not found
( u: G0 A% B, @* z#2   ERROR(102) Run stopped because errors were detected
7 u* w. v! _5 Z' i  x) jnetrev run on Apr 29 11:35:19 2011
& N0 F' l1 P$ p! K2 N   COMPILE 'logic'
# H* K3 K5 x: Q/ F   CHECK_PIN_NAMES OFF
8 j& h$ v$ E2 ~2 u) v   CROSS_REFERENCE OFF
+ a7 F( ^5 `$ l, D; {0 M   FEEDBACK OFF
  Q/ W5 X+ X, d+ }7 N8 `# k6 N   INCREMENTAL OFF
8 d# r: u: h' E- s: u   INTERFACE_TYPE PHYSICAL
& q9 i, v! F+ n# v& B   MAX_ERRORS 500
2 E8 R+ `, F9 c   MERGE_MINIMUM 5: d: c/ j" o3 H3 }. g1 @& t% U6 v% l; U
   NET_NAME_CHARS '#%&()*+-./:=>?@[]^_`|'
, e, t4 T" I1 A" p$ P+ B   NET_NAME_LENGTH 24
3 \6 _* o) t( k# d# [7 G) Q2 h   OVERSIGHTS ON5 f( |0 e/ Z0 Z0 R! g; |
   REPLACE_CHECK OFF8 [8 ?& M8 j+ t8 I2 N6 d
   SINGLE_NODE_NETS ON& Y6 M* c" L( d( N) d3 b$ G
   SPLIT_MINIMUM 0/ d! E1 f3 [3 N0 V, {/ H8 m
   SUPPRESS   20
! ~4 Q; L8 F* c, N   WARNINGS ON8 j9 [7 f  ~5 O9 w2 h0 y) g
  2 errors detected- z  K$ ~5 y, M! m" r, R, G, n
No oversight detected: g# L' h3 H  x' x
No warning detected
( J: K1 ]0 L" c% w1 qcpu time      0:00:29
! a  D( x" l+ e6 H# N  L8 J  felapsed time  0:00:00
& Z9 R3 J" W" ~4 H  B1 n8 i" A' w/ j, D+ c
你好,上面是我将网表导入allegro时出错,情形和楼主的一样,到现在还没找到原因,希望楼主指点一下,谢谢!
/ b6 Y3 M; ^, d3 _7 }) o9 t封装是我自己做的,PAD和PSM路径也都设置好了,就是网表无法导入allegro.

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 楼主| 发表于 2011-5-3 10:11 | 只看该作者
1、输出网表时有没有错;$ w2 @6 S" v% Z/ {! |' s6 K
2、输入网表时一错误,在file\viewlog里仔细查看;
; \$ ?0 c" f& l3、在TOOL里放置时,能否看到元件个数;' f$ i$ V, Y& o) l: O
4、在手动放置的时候,如出现问题,请查看输入命令窗口的提示。9 J0 i( e/ Y0 l! M
我就是这么做的!

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发表于 2011-6-8 18:27 | 只看该作者
请问楼主,如何解决的,你的Cadence在Win7下可以仿真吗??

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发表于 2011-6-8 19:23 | 只看该作者
这种问题如何解决。按照你说的方法去检查了。导入网络还是0原件,封装路径设置OK

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发表于 2011-11-15 10:37 | 只看该作者
求这个问题的解决方法。。。。谢谢。。。。

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发表于 2011-11-24 12:08 | 只看该作者
需要以管理员身份运行程序就可以

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发表于 2011-11-24 13:08 | 只看该作者
六楼的封装没有找到,看看是不是封装的路径不对,或者封装的焊盘不对,,又或是封装改名了之类的

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发表于 2012-6-19 23:45 | 只看该作者
封装的路径,封装的焊盘,封装命名不能用这些字符'#%&()*+-./:=>?@[]^_`|'( N( t:

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发表于 2012-6-19 23:52 | 只看该作者
可以强行导入看看,没有FLASH的过孔元件是放置不出来的,全部停在库里

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发表于 2012-11-26 15:33 | 只看该作者
你这个问题是怎么解决的呢?我的问题和你一样

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发表于 2012-11-26 16:02 | 只看该作者
请问下楼主的问题是怎么解决的呀烦请有人给指导一下!% t# X! K& z% I( i+ v

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