时序的问题

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刚做了一块板子，arm+SDRAM+FPGA,arm有一撮flash线连接到SDRAM与FPGA，分时复用
现在有一个问题是，不焊FPGA的时候，SDRAM可以跑起来，一切通讯正常，焊接上FPGA以后，就跑不起来了。
1 |. E' [6 u/ d9 J后来在CPU的前端接了一个buffer，又好了。
  j4 c, {/ J6 j, B& c因为flash是集成在SDRAM里面的，所以做远端分支的topology很难，主要是branch的地方长度下不去
! O  ~1 m" O, W+ X5 w开始以为是反射造成的问题，可是fpga没上的时候SDRAM可以跑就说明应该不是stub引起的反射。
) K- k+ P3 g, V7 X+ Z后来发现这个就是一个普通时序系统，会不会是因为线长造成的时序问题呢
/ s' Q. p# n( E& h" {7 d9 A想改版但是又找不到充足的理由
还请DX指导下可能的原因，咱再一个个验证去
谢谢个先

* @6 m7 Q* g* [, d: e

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我顶上去

shark4685

可否贴个简单的图,稍微做下说明,会好点!

IO357

arm有一撮flash线连接到SDRAM与FPGA,指的是数据线吗？
) J% L- W" s. G5 ]% L0 a. f! J) NFPGA不用数据线的时候内部是否置高阻了