谁能看一下这个端接该怎么匹配？

cuizehan

: u6 V# `8 }0 a* |& z
3 h, U, g/ N4 H! }
& w2 B! l  ]7 o& c0 \. f6 l这是仿真的电路图，上半部分是内存条数据线的拓扑结构。其中U19和U24带有120欧的On-Die Termination。
按这个图仿真，频率为400MHz，结果如下
4 I( k: l  K( K- W
可见信号质量还是蛮好的。
如果把TL16和TL14连起来，相当于分了一支到FPGA，仿真结果如下，
9 O- o1 v* h4 j
FPGA端的信号（绿色）有两个特别明显的欠冲，谁知道这个是哪地方端接没做好，该怎么匹配？
. O" D+ L1 j) r( U+ Y8 d" ^) p$ C

numbdemon

R12的电阻值调小一些，试试看60欧姆，最好扫描一下

cuizehan

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6 X6 x+ c) a( B, t: O! i% Q0 @
3 h, h3 x4 }% a5 |! M: I电阻从10ohm到1k，1M都试了下，小电阻FPGA端的信号幅度会比较下，大电阻FPGA端的信号幅度会比较大，但都是有那两个欠冲。
* R: A, [0 s# v- z- Q1 j% P
8 q$ r5 }- t% q5 y9 [$ y1 f我把FPGA去掉，只用电阻端接，60ohm信号质量很好，接上FPGA就不行了，感觉FPGA输入引脚有容性或者感性负载，导致不匹配，
# N& u9 d+ Y) O: n$ z( W/ i. F: z* x从这个图上能看出是感性还是容性的吗？是的话，该怎么匹配？

另外，你说扫描一下，有什么软件可以到吗？我用的是hyperlynx。

numbdemon

( y8 b3 W! J: ]U26输入引脚的端接只能尽可能消除反射，但是引脚本身的寄生电容才是信号完整性的最大杀手。
你应该再确认一下时钟频率是否正确。如频率降下来可能会稍微好一些。
还有就是要确认一下FPGA的这个输入引脚的寄生参数，是否能够对应于这么快的上升速率。如果不幸的话就得加个buffer了。

0 ^, d6 |. a% n0 S5 g. M; D6 _扫描的话么，你既然已经手动测试了10Ohm到1Mohm，那就算了。

numbdemon

还有，再确认一下拓扑呢，我粗看一下，这个拓扑有点问题么

cuizehan

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3 {3 F9 Y0 I& {0 {+ {6 i. A
高见！
: E, g% X5 y' t$ S! I+ d2 ?
这个问题背景是这样的：我自己做了一块板子，上面有一个FPGA和一个内存插槽，可以插内存，这个板子本身又是插在主板的内存插槽上，将主板的内存信号转接过来，一路传给板上内存，一路传给FPGA。控制线的频率比较低，200MHz，可以加一个register缓冲、隔离，但是数据线频率比较高，400MHz，没有合适的register，不得已才考虑这种T型拓扑。

/ e" N8 \0 ]' A2 cT型拓扑要求TL14的阻抗是TL5和TL16的一半，这个我后来调了一下，效果没多大改善。

& }& x: G3 g1 u5 Y, ]; k) O4 s$ e我直接把U26和U24点对点连起来，发现信号还是那样。
5 y3 ^  P" r( W9 Y
3 ?0 R1 E$ G( U1 ]" T: T看来应该就是FPGA引脚的寄生电容在捣鬼，不过这款FPGA是可以直接接DDR3内存的啊，而且最高可以跑到533MHz，开发板上都是直连的，不知道为什么仿真出来确是这样。
我已经下了最新的IBIS模型，也还是不行，而且我实际板子上从FPGA读取出来的信号很乱，应该有很多判决错误，实在不行借个示波器来看看，信号质量到底怎么样。
, f# n6 N8 j( @1 f9 ]/ P

numbdemon

如果可以的话传两个IBIS上来，有时间帮你分析一下

cuizehan

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+ [- t4 V5 h, @1 |1 e6 E) ~$ p- B当然可以，多谢！

4 ]$ }* B/ z$ Z2 ^这个图是dq3.ffs的截图，是ddr3内存条上数据线DQ3的拓扑结构，其中U1和U19是内存芯片，J1代表金手指。U1和U19的ibis模型为v48c.ibs，按下图选择

通过model selector可以选择DQ3的输出阻抗和On Die Termination，比如这个图上就显示输出阻抗为34ohm，ODT为120ohm，最高DDR频率为1066。
我做仿真时，ddr信号的提供者也是用内存芯片，用同样的模型选择。
FPGA的ibis模型为virtex6.ibs，应该选其中的SSTL15**，可以选DCI的，也可以选没有DCI的。
; E9 B& z9 R( F( E5 ^2 y* R3 h

numbdemon

FPGA输入引脚的寄生电容过大，对于这个上升速率的DDR信号来说，很难改善的。要么就要降低器件的速率，比如降低电压什么的。
3 W3 L" `4 B. q0 E# T: d. Q但是通过仿真来看还可以容忍(用SQ仿真，参数尽量理想化)，至少200MHz的时钟能凑合。
2 D. L2 v) f" o2 {/ b6 C

cuizehan

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& y, u8 z# ], [/ v5 Z# p4 i多谢啊！
. r& S4 K  c5 T# a! n/ A& [我就很纳闷了，xilinx出了这个fpga，据说是可以支持最高533MHz的频率，而且还有实际的开发板，为啥仿真出来结果咋就不行呢？
5 P: w/ s2 G1 q$ t

numbdemon

单负载应该没问题。
目前的拓扑对于FPGA端的信号还是很有制约的，要不你试试看菊花链结构，或许会好一些咯

cuizehan

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单负载是不是就是指，输入信号只给DRAM和FPGA其中的一个？
( z1 y/ [3 O% d2 A1 o如果只提供给DRAM的话，信号很好。
$ N+ d) e5 S: L8 N7 y0 d如果只提供给FPGA的话，结果还是不好，有两个欠冲。
2 v. ?% ?: V% `0 J

numbdemon

不会吧，点对点直接连在FPGA上的话，信号还可以的啊

cuizehan

2 J( c- U: [& H: \6 s回复 numbdemon 的帖子
打开FPGA的DCI


- I/ c8 M7 T+ m' X

- p6 x5 G+ J4 c! z串接15ohm电阻
$ `# S6 T2 L) T- I

4 J6 f2 V! v9 d, B8 B
5 q' _# `! p6 a/ j0 v+ S不开DCI，60ohm端接，串接15ohm
# ^, A3 b, k: |( q
1 Q1 p6 V  U: U" `& g4 w

上面是我仿真的结果，最后一个算还行吗？可是还是有两个欠冲，而且上升下降时间都比较慢。
( ^7 j' Z( j% v6 H4 d0 P
不知道你说的点对点连起来信号还可以是指哪一种？
+ `" _  y/ p1 l- ?6 K4 j& L, j

liqiangln

主要是仿真的细节大家注意一下，根据楼主图的话，R12和U26之间应该加一段传输线参数，这样电阻是在整个链路的末尾，而U26是倒数第二个节点。
& f9 O5 n* y- @3 J7 {+ k$ I! h可以参考一下菊花链的基本概念。