Cadence 用户问题解答

good1979

PART 1：
  F# F! Z/ ?% o4 `% J' N1. 软件 14.1版本较 13.6版本功能提升了，bug也减少了，但是还是存在一些 bug，功能方面还有待进一步完善。
( S" j( I+ U3 E6 ?    （Cadence在每个季度都会发布软件补丁程序QSR，用户可以在Sourcelink网站注册并预定QSR光盘，您会在一周内直接收到该光盘；在这期间，Cadence还会根据实际情况，不断发布最新的临时升级、补丁程序，Cadence当地的技术支持人员会主动、尽快地为用户进行安装。在功能方面，Cadence在世界各地拥有强大的研发队伍，以向客户提供更多、更好的功能。PSD14.2版本很快将交付用户，功能更强的PSD15.0不久也将发布。）
" u' R* i. k$ q* @
2. cadence 公司目前在华东地区现只有 1名技术支持，在现场技术支持方面有待加强力量。
7 P& N: g" Y' i2 u* K" @5 [    （Cadence今年在中国正式注册成立了全资公司，服务队伍也从去年的30人增加到近90人，并在上海、北京成立了High Speed Technical Centre等部门，在各地包括华东地区都增加了技术支持，因此我们相信，在新的一年里，我们的客户会得到更多更方便的支持）

3. 随着 cadence 软件在公司的日益推广使用，我们希望能加强软件使用方面的培训力度。
（感谢贵公司对Cadence公司的支持！如果贵公司有软件培训方面的需求，可直接和当地的客户经理联系。）

7 s/ K( z  _( L1 CPART 2：
  CADENCE BUG 主要有:
. F9 c1 X4 W8 B& j1. 在CONCEPT HDL 中移动器件，会出现器件库可以被分拆。
   (这个问题是14.0中出现的BUG,14.1版已解决此问题。请各位升级)

2. 从CONCEPT HDL 打包时经常在没有报出错误的情况下,不能打包成功.
   (Concept HDL打包不成功时一定会报错。这种情况可能是因为路径错误，请仔细检查)
9 w% w" q' ^' \  `, c% U
' D1 t) O) y: @/ H5 j3. 从CONCEPT HDL 打包到ALLEGRO更新PCB时不能打包成功. 但往空的PCB打包时能成功, ECO常有问题.  
   （在个别情况下，会出现这种情况，出错信息为“Net name already exists”。今年2月份的补丁盘已包含此补丁程序，请用户联系Cadence工程师进行升级或到下面地址下载补丁程序、安装：
ftp://ftp.cadence.com/patches/PSD141/allegro/algroF2B14.10-s018wint.exe
ftp://ftp.cadence.com/patches/PSD141/allegro/algroBase14.10-s056wint.exe ）
2 l0 h# |0 a0 t5 j* D7 M( u
4. CCT 中有时不能单独对电源、地 FANOUT。
$ T3 s4 Z1 h8 v! K8 Z' _- k   （是否没有指定Power Nets选项？如果指定了还有此问题，用户最好能提供一个可以重复出现此问题的例子,以便查找原因）
0 O0 e4 a5 \8 _; h  k
1 w" W0 P2 V# N4 W5. BOARDQUEST 对网络拓扑的提取常常不能成功。 不如以前的版本灵活、方便，在模型有“问题”时，可以用缺省模型。
    (Boardquest 为Cadence较早版本。用户最好能提供一个可以重复出现此问题的例子,以便查找原因)
5 C* k6 Z, y3 V8 h. n2 A9 G
6. ALLEGRO 中大面积布铜时，有时会出现在对铜皮分配了网络的情况下，布出死铜（铜皮不与任何网络相连,无花盘）.    大面积布铜时，经常出现不应该有的裂缝，布铜的效果不是最优的。
: A/ Y0 K  Z; I; \# @0 J    （用户最好能提供一个可以重复出现此问题的例子,以便查找原因）

7. ALLEGRO 中程序自动、无告警退出， 致使设计丢失的现象，发生的频率比以前的版本高。
6 e; l- m* x* m2 T5 ^* F) H    （出现这种情况，主要是操作系统方面的原因，ALLEGRO要求在英文NT或WINDOWS 2000下使用.在中文WINDOWS 2000下,出错概略提高许多。事实上，设计人员应充分使用Allegro的Autosave功能，以避免各种情况下引起的数据丢失）

+ H) i. S& M  `& Q3 n* t! q4 Q8. ALLEGRO出光绘时，常报出根本不存在的错误而不能输出光绘文件。
    (根据经验,此类问题一般是TOP,BOTTOM层光绘有问题。最好能提供一个可以重复出现此问题的例子及系统给出的错误信息,以便查找原因。)

3 l7 h# T  d! O/ {1 C3 W( B% l+ Q9. ALLEGRO 的功能还有改善的空间。  如： 修线时，自动采用原线宽； 替换功能、推挤功能、加测试点功能可以做得更加友好，等等。
   （即将发布的14.2版本对这些大部分问题做了很多改进。下面列出14.2版的一些主要改进：
Save Design to 14.0
Database Write Locks
View Schemes
DBdoctor
Plane Rat
Place Manual UI Auto-Hide
4 P2 L4 i+ ~5 T( t. tDirect Select of Alternate Symbol
Quickplace Options
$ V9 u: y0 F: {( |/ c! I0 x* x% C3 E7 jVia Shoving
' }0 k# G. c. b* Q5 Z- }; RDynamic Slide Phase II
' [& ~3 s) G) A; e1 c4 B% [) {Vertex Dynamic Bubble Options
% m$ N4 B& r3 A4 F' y- @Smart Start on Line Width
Highlight All Pins on Net During add connect
Cadence Design Systems, Inc
5 O0 [" @# R& \, d9 e5 `6 sNet Name Added to Control Panel
: K' Z2 X6 q! d: k/ W& EPurge Vias
EXTRACT Name Change
2 A+ s, E! F, L1 O( p/ gGraphical Enhancements During Dynamics
3 g- R  v( h; kText Printing/Stick
Append to File Option Added to Reports
* m* K" C) A5 m: H# C* ?: j5 fSPECCTRA-Like Zoom
) z: F0 w+ ~6 ]Viewer Plus Enhancements
New Board Wizard
CPM and CDS_SITE Support
3 r: q, [: Y1 U  kScald EOL
IPC356 and Allegro-to-DXF Performance Improvement
TestPrep PCR Fixes
New Features in Allegro Studio (PCB)
Miscellaneous Category）

10. 生成料单时，有PPT 表的元器件的 Part Name 在料单中出现两次。
  D8 P% q% }1 ^. J$ B$ l2 T    (14.1版已解决此问题)  
% z3 }: ?: h% Y4 }- N
PART 3：
我们在使用CADENCE的过程中遇到的问题基本归结为：
  1 无论哪个版本都经常出现自动退出，提示为非法操作，然后不能存盘，自动退出。（ALLEGRO）
  a3 i# r0 T, Y. [( B# q& h) b    （参考PART2问题7的答案。提示：Allegro在异常退出时，会在当前设计目录下产生一个后缀为sav的文件。用Allegro打开该文件，另存为brd文件即可）

  2 版本13.6中出现过生成的GERBER文件在避让不能的SHAPE时，出现半圆，即不能完全避让。还出现过个别完全不避让的状况 。
2 l3 {4 F" J! q/ `' @" P5 ^    （题目意思不太清楚。请使用最新版本测试）

  3 版本14.1很多机器不能正常安装。
    （请参考软件安装手册，并注意安装过程中系统给出的提示。一般出现这种问题都是操作系统问题或放火墙、防病毒软件引起）
4 {) Q$ n4 I+ e( h5 q% c
  4 在添加IBIS模型时，MPC8260总是不能自动加上去，已经和工程师联系过多次。
4 q2 E6 h, g% F% a9 R$ B    （可能是因为该IBIS模型不是标准格式，请使用器件商提供的标准模型）

, P  G# J1 R0 \' L3 [* MPART 4：
1在ALLEGRO中，编辑焊盘时，经常会出现“执行程序错误”而退出程序，且没有备份文件，导致之前的工作白费。
    （此问题14.1已经解决，而且同样与操作系统有关）

* E& X4 A9 U3 P* m, A: X0 Y8 U2 在从自动布线器（SPECCTRA）建军回到ALLEGRO后，输出表层的线、孔就与器件成为一个整体，移动器件时，线、孔就附在上面一起移动。
8 q/ |$ M/ w0 U（实际上，这个功能是Cadence应大多数用户要求而添加上的，主要是为了方便移动器件的时候 fanout 后的引腿和 via 能跟着一起移动。如果你实在不愿意这么做，可以执行下面这个Skill程序解决，以后版本将会有选项供用户选择：
; The following Skill routine will remove invisible
5 Y9 ^5 t, Q' f$ V) V; w! T$ f; properties from CLINES and VIAS.
; The intent of this Skill program is to provide
! l4 K" h4 s- y% K! ~* n4 u) ^; users with the ability of deleting the invisible
) J8 s5 i1 i. A$ o0 v4 q6 s; properties that SPECCTRA/SPIF puts on. This will allow the moving
; of symbols without the attached clines/vias once the
; design is returned from SPECCTRA if the fanouts were originally
* m& c2 e6 X9 B; put in during an Allegro session.
;   
) `5 n! a2 a, ]: v/ @. @+ \; To install: Copy del_cline_prop.il to any directory defined
;    within your setSkillPath in your  
! g( C) R$ O8 g1 D) @6 u0 _;    allegro.ilinit. Add a "load("del_cline_prop.il")"
;    statement to your allegro.ilinit.
;
- e9 ?, S/ H" J) _1 k; To execute: Within the Allegro editor type "dprop" or  
6 L% n, L5 i* r# W2 U;    "del cline props". This routine should
;    only take seconds to complete.
;   
; Deficiencies: This routine does not allow for Window or
;   Group selection.  
;
; WARRANTIES: NONE. THIS PROGRAM WAS WRITTEN AS "SHAREWARE" AND IS AVAILABLE AS IS  
6 @' S6 r) I7 w7 r6 p1 o;         AND MAY NOT WORK AS ADVERTISED IN ALL ENVIRONMENTS. THERE IS NO
;         SUPPORT FOR THIS PROGRAM.
. k8 N/ h9 |" C: Q9 a;
; Delete invisible cline/via properties.
2 O. c% d! k2 `" f) p3 S;
axlCmdRegister( "dprop" 'delete_cline_prop)
axlCmdRegister( "del cline props" 'delete_cline_prop)         
% D+ d/ A/ I) _5 K5 C
(defun delete_cline_prop ()
  ;; Set the Find Filter to Select only clines
  (axlSetFindFilter ?enabled (list "CLINES" "VIAS")
        ?onButtons  (list "CLINES" "VIAS"))
" n! y% l; h$ ]( t8 k
. e% u* c' _, y) ~& K  ;; Select all clines
+ m8 p$ q1 ~7 \: F  (axlClearSelSet)
  (axlAddSelectAll)  ;select all clines and vias
% D9 R; F5 W8 ^6 t8 j7 t
, M2 n8 U+ Z( h( |4 m2 ^  (setq clineSet (axlGetSelSet))
  (axlDBDeleteProp clineSet "SYMBOL_ETCH")  ;Remove the property
, k! _3 g! V/ I/ Z& J+ k  (axlClearSelSet)    ;unselect everything
- L  z$ r; j6 }/ R8 o5 K  X)

3 建原理图软件中，图形编辑和SYMBOLS中的设置不一致，SYMBOLS中的任何设置变动都会使图形的编辑无效。
    （问题表达不太清楚，请直接联系支持工程师）

( s* f3 Y; Z  o! Z: U+ M4 建库中，在一个器件对应三个或以上的封装时，PACKAGE中所建的三个封装在SYMBOLS中并没有全部出现以供SYMBOLS图形选择。
* @$ A9 e( ~8 {# C（不会有这样的问题。问题有些含糊：建库时，在 Part developer 中，对symbol 的设定本来就没有 package 的图形选择；如果是在原理图里添加 Symbol遇到这个问题，如果要选择封装形式，需要用 Physical 方式，请确认操作是否正确，下面就是多个封装同时显示的例子：）
- l' A& l$ z& h% ^% ^& z/ f4 O5 原理图建库的PART-TABLE表的属性中COMP-NAME的值与CELL名相同时，不能够封装，封装时出错。
    (请提供该元件的库，以便于我们查找原因)
4 D  V4 C0 @* [
6 原理图库建库属性中，PART-NUMBER 的值不能 NULL，否则向 SPECCTRA 转换时出错。
, K. t, ]7 M' N7 x    （的确如此，PART_NUMBER的值不能为空，解决办法：要么删除PART_NUMBER属性，要么把值加上）
) Y/ Y2 L6 P/ @+ G" O2 x
0 C4 |) C9 x" F2 u. x  @7 在 ALLEGRO 中鼠标显示为无穷大是可以的。但在 SIGNOISE 的界面下，设为无穷大时就显示不出来了。
/ D: b0 c9 b. s5 e$ r   (14.1 版本已解决此问题。对早期版本可以在命令行执行 :set pcb_cursor=infinite 即可；另外，Specctraquest 没有提供象 Allegro 一样的User Reference 功能，可以在命令行执行 enved 调用该功能界面，然后进行设置)
: m& R" n% T4 ?% f. G  m

9 [# n1 M8 D$ CPART 5：
1.用贴片焊盘（type=single）做成的package，用tools\padstack\modify design padstack...编辑，发现type变成了blind/buried。为什么会这样？
    （这是软件显示上的小漏洞，但是丝毫不影响使用，焊盘还是事实上的single）

3 O9 G% K( F% a' I2.修改过焊盘后以同名保存（替换了原来的焊盘），但是用tools\padstack\modify design padstack...检查用该焊盘做的package，发现仍旧是老焊盘，而事实上任何目录中老焊盘都不存在了。既然allegro是要到pad_path中调用焊盘的，为什么会出现这种情况？
   (修改完焊盘之后, 需要update pad才能更新，因为Allegro是把相关的数据都纳入到brd文件集中管理的)
0 B& p4 r( y; T) ]# ?6 s) v! ]
3.打开padstack editor就会出现这样的提示：pad_designer:Can't open journal file。于是新做的焊盘无法保存，提示：failed to open file '#T001632.tmp'。
    （请检查系统环境变量设置是否正确；另外所有路径都不能使用汉字）