请教关于DDR等长，应该pin-to-pin等长，还是die-to-die等长？

h2feo4

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9 G8 Z3 P0 I/ k5 E  D: [  u请教关于DDR等长，应该pin-to-pin等长，还是die-to-die等长？

. ^/ b4 g+ t4 Y5 b9 K2 `1 s/ v( F正在画一块板子，Xilinx的FPGA挂Micron的DDR(TSOP封装)
从DDR的IBIS文件来看，不同pin的电感相差较大，估计pin到die的长度都不等
- X, b( L9 K# K* Q# ~感觉等长应该按die-to-die等长，而不应该按pin-to-pin等长，请教是不是这样呢
封装中pin-to-die的长度数据(Package Length)又该去哪里找呢
) e9 o# `3 E- \% Z' K貌似Micron的IBIS文件中并没有提供这个信息

torrestang

xooo 发表于 2013-3-21 21:58
' X+ {/ B; V4 S& ]  D6 g0 x/ Z根据你的DDR速率看吧，一般DDR2等长做大pin就可以了。DDR3以上就要考虑封装延迟和负载效应等。否则即使等长 ...

个人愚见 :  我觉得还是得首先搞清楚DDR这边走线为何要等长（或者说走线长度相差不能超过多少）？他的Root Cause是到底什么？
7 v8 x# Y3 ?8 {: [) U! A# N0 f  K
走线上的等长，那仅仅是一个经验值（或者是芯片厂商给出的值），不同的设计或者说不同的板子设计都是不同的，至少应该存在差异！  如果真的要死扣等长是 pin-to-pin 等长，还是die-to-die等长 ？我认为应该是 pin-to-pin  ！！！

“从DDR的IBIS文件来看，不同pin的电感相差较大，估计pin到die的长度都不等”
虽然从DDR的IBIS文件来看，不同pin的电感相差较大，但是如果仔细的看DDR/DDR2/DDR3...的IBIS文件，你会发现，相同的总线（例如地址线或者数据线）都是调用同一个Buffer的！！而且相同的总线一般也会调用相同的Package参数。如果调用不同的Package参数，这个要计算不同的参数导致信号输出的时延的差异。 至于pin到die的长度,不是Micron不提供，而是IBIS文件规范里面根本就没有这项参数！

; R  ]! n7 v! F, a( q这样说吧，你通过DDR的Datasheet给出的参数(这个就是时序的问题)，最终计算出，总线之间的时延不能超过 X ps (假如100PS吧)，也就是说你的时间裕度是100ps,那么这个100ps * 6in/s(信号在Trace的传输速率)就是走线长度相差不能超过100ps * 6in/s这个长度（最好控制在这个长度以内）！！ 这个是Root Cause！ 从这个角度来解释的话，下次你就不会去问Micron和Xilinx那帮FAE，封装中pin-to-die的长度(Package Length) 。 他即使给了你这个参数也解决不了你的问题 ....

谢谢 ....
) o6 ?# L* J6 {* Z" |

xuhunhun

受教了，不错

neon

你有本事能做到DIE TO DIE 等长当然最好。

CAD_SI

找厂家要Pin Delay

elover

严格意义的等长肯定是die-die 但是设计只要在合乎设计功能需求的前提下尽量优化即可；
0 a& E3 j/ j+ I' y我认为有两点要注意：1.物理等长不等于电气等长；2.由于玻纤效应（对于FR4），没有绝对的等长。

cousins

DIE TO DIE
仿真也是一样的结果

dzwinner

其实最重要的是等延迟，而不是等长，毕竟微带线和带状线在等长的情况下延迟是不一样的。所以你追求严格的die to die 等长还不如追求等延迟，而我们在设计产品的时候，这些工作又是没多大必要的。
一般DDR产品都会给出等长要求范围，我们只要根据设计，满足等长要求即可！

neon

同意13楼，最大时延通过datasheet计算就可以得到，仿的话看一下波形好不好就差不多了。

jianguozoe

一般是die到die的等长吧，器件电容Ccomp也会影响信号质量的

xooo

根据你的DDR速率看吧，一般DDR2等长做大pin就可以了。DDR3以上就要考虑封装延迟和负载效应等。否则即使等长了时序也可能因为负载太重引起延迟不一样。

sj0121

学习了

qaf98

: }1 u" m* e, L" G
兄弟，
' H8 q, U7 f8 _- C5 D1：die to die等长最好，因为这才是完整的一个链路，然而，很多IC厂商不提供 package length.
8 c. o. C: E/ X; W% |那怎么办呢？
. o; T+ j# E4 x( O2：通常这个问题，IC公司的设计人员已经帮你考虑了，他们会在Package设计时也按要求做等长。
$ r' T# i- j( k所以，作为系统级设计人员，你默认PACKAGE length是等长的就OK. (前提是你拿不到IC公司提供的PKG Length).
3: 至于PCB要不要等长，和等长的范围，要看你的频率。频率高就等长严格些。 7-8MM==300mil ==50ps
   50ps 对DDR3来说很大了哦，SETup TIME大约200ps--400ps。

7878678

谢谢分享

jiangchun9981

感觉我们的条件，做到pin-to-pin 误差在1MIL内就可以满足实际的需要的了。