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allegro 比较棘手的问题!!

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发表于 2010-8-4 18:17 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

EDA365欢迎您!

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请教各位高手几个问题!!8 {7 b. O* b) r
, D, }. A% l) A9 R! X4 F

* \% {1 k1 K5 y9 I5 B# Z5 f  R第一:allegro 中怎么隐藏铺铜,就是信号层里面。铺好了铜怎么隐藏呢??5 f, [# F9 D4 x) _. c* g# D
/ X5 Q6 N9 e/ ~! ^, y  c
第二: 我修改了元器件封装大小,怎么更新呢??难道只有删除,再倒入网表吗??
: J$ f. o  O$ v. R/ K+ M* ?- [& j& u. a  R: V/ l2 \

5 c, |8 Y7 r, O9 }1 M6 w% {! Y% i; d! b
希望各位高人不吝赐教!!!!
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发表于 2010-8-4 19:23 | 只看该作者
你可以把銅箔的柵格改大一點兒,或是關掉銅箔的顏色;8 G" Y! N& {5 D6 t
你可以直接更新封裝,不用導網表的。place-update symbols ,在彈出的對話框中選擇package symbol,找到你的那顆封裝零件,不過你要事先存那三個文檔。

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发表于 2010-8-4 21:33 | 只看该作者
在setup→user preference→shape→将no_shape_fill打上钩,就可以让铜皮以透明方式显示

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发表于 2010-8-4 21:58 | 只看该作者
我来看啊可能的

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发表于 2010-8-5 17:22 | 只看该作者
学到非常实用的命了。。。多谢

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 楼主| 发表于 2010-8-12 19:57 | 只看该作者
谢谢!!
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