请教：关于DDR部分阻抗匹配

may

请问一个问题，
  r% l: o* W6 m4 W: D! uDDR部分的control command 线后面的并联上拉电阻，起到什么作用，
8 _8 S8 {( r  Y. j6 e4 r% @2 R8 v是阻抗匹配吗？，但为什么放在接受端之后。
/ ~8 g4 m2 Q1 b
另外一个，数据线的串联电阻，按理论是阻抗匹配，
但又为什么靠近接受端，不应该放在芯片附近的吗？

may

刚才抓了一个逻辑请教了一下，
  ~7 S6 ?* M' j他的解答是control command 线后面的并联上拉电阻不是起到阻抗匹配的。
数据线的串联电阻因为是双向的，所以要靠近DDR那边
! @( F$ k, P' f, y, b
- q5 c0 t7 r0 _$ s9 T. ]& Q还有大虾知道这方面的，再给解答一下，谢谢

michaelw_wang

1. control command 线后面的并联上拉电阻不是起到阻抗匹配的 --- the pullups are for parallel termination, which usually are placed at receiving end, they are for impedance match (50ohm).
4 l8 Y7 }) h9 ?8 g: a+ @2. 数据线的串联电阻因为是双向的，所以要靠近DDR那边 --- my understanding is the position doesn't matter for bi-directional bus. putting them at DDR side is for easier/neater routing.

袁荣盛

刚才抓了一个逻辑请教了一下，
/ s- |6 F$ _6 b: {- T他的解答是control command 线后面的并联上拉电阻不是起到阻抗匹配的。
- ?5 z+ w' Q$ O5 i; m- T数 ...
" i& L5 C1 m+ H1 Bmay 发表于 2010-1-7 18:22

; d" [( X- r# n( o
8 k# D% d+ u7 G9 S) P% F   你们的是什么“逻辑”
解释得一点不靠谱
一点不“逻辑”

may

你们的是什么“逻辑”
% ^2 s7 @3 d  G$ k$ n2 U# ^& w解释得一点不靠谱
. L: U+ C& G6 ]& P5 K一点不“逻辑”
- w' Y2 m1 K3 P8 _- ?袁荣盛 发表于 2010-1-13 09:16

    那你说应该怎样解释“靠普”呢？
2 [% y' x' X0 ?" t

frankqs

你要看看你的DDR是怎样的 拓扑结构。
$ d" @$ u' Y) X* Q, V并联电阻是VTT端接电阻，那个是用来吸收噪声的。对于没有DIMM的P to P拓扑，可以却掉的，但同时你要考虑一下你的DDR的驱动能力问题。没有DIMM的P to P 拓扑中数据线上的串联电阻的位置，也可以放在中间的，由两方的驱动能力强弱，器件放置等因素共同决定。