请教：关于DDR部分阻抗匹配

may

请问一个问题，
8 N0 p. E: m. |# y; ^& }6 d& dDDR部分的control command 线后面的并联上拉电阻，起到什么作用，
是阻抗匹配吗？，但为什么放在接受端之后。

0 M  Y8 t0 i/ Y) d另外一个，数据线的串联电阻，按理论是阻抗匹配，
2 G) O+ Q4 d5 ]8 i2 n& T但又为什么靠近接受端，不应该放在芯片附近的吗？

may

刚才抓了一个逻辑请教了一下，
他的解答是control command 线后面的并联上拉电阻不是起到阻抗匹配的。
数据线的串联电阻因为是双向的，所以要靠近DDR那边

. w8 l! J& e8 [  m$ {1 v还有大虾知道这方面的，再给解答一下，谢谢

michaelw_wang

1. control command 线后面的并联上拉电阻不是起到阻抗匹配的 --- the pullups are for parallel termination, which usually are placed at receiving end, they are for impedance match (50ohm).
2. 数据线的串联电阻因为是双向的，所以要靠近DDR那边 --- my understanding is the position doesn't matter for bi-directional bus. putting them at DDR side is for easier/neater routing.

袁荣盛

刚才抓了一个逻辑请教了一下，
- G0 `4 b/ s5 d2 G" O: g他的解答是control command 线后面的并联上拉电阻不是起到阻抗匹配的。
数 ...
% U7 G9 \" o/ Y6 xmay 发表于 2010-1-7 18:22

   你们的是什么“逻辑”
解释得一点不靠谱
一点不“逻辑”
) y6 {% H+ D5 c' ~+ O# G( h+ J

may

你们的是什么“逻辑”
解释得一点不靠谱
一点不“逻辑”
袁荣盛 发表于 2010-1-13 09:16

    那你说应该怎样解释“靠普”呢？

4 r: j# B( G3 I. ]. p) ^- D

frankqs

你要看看你的DDR是怎样的 拓扑结构。
" p% s+ {; }0 F. s并联电阻是VTT端接电阻，那个是用来吸收噪声的。对于没有DIMM的P to P拓扑，可以却掉的，但同时你要考虑一下你的DDR的驱动能力问题。没有DIMM的P to P 拓扑中数据线上的串联电阻的位置，也可以放在中间的，由两方的驱动能力强弱，器件放置等因素共同决定。