问一个关于从Capture生成Allegro的网表的问题

kxw102

& ]8 x. m# V  g; z( X3 W) e
如题，小弟最近学习这个东西，画了一个层次图，如下面，第一个是顶级图，第二个是CS1的次级图，每次生成PCB网表的时候总是说1）ERROR:  [DRC0004]  
  F* j( ^; \7 |! `; gPossible pin type conflict
OutN Output Port Connected to Power

2)ERROR:  [DRC0010]  Duplicate reference V1
还说我的两个V1相冲突了，但是这是两个层次图啊。。应该不会冲突才对阿
" ]: U3 J/ `, r5 C( G$ n
9 T: F, |) Y# o& E* l. v& k1 P& X

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# m  z: L; P1 P, I. {/ T
顶级图和次级图可以优先同的Reference吗？可以相同的网络吗？

kxw102

不知道大家有没有看懂这个问题，谢谢大家的回复。
4 n5 H2 t, B' G# W' u& v0 k! e  D我的意思就是在层次设计图中，顶级和次级都有相同的Reference可以吗？如果不可以那我该怎么改呢？不用手动一个一个改吧？