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本帖最后由 chenqinte 于 2009-5-30 08:42 编辑
( Q9 h, M0 p& o9 m1 Y1 E' l+ P$ a
很简单的一个赋值语句:9 [# I1 ]8 K1 x
temp_clk<=clk;(signal temp_clk:std_logic)
$ L; V0 p- f% p9 g& M它的时延会是多大;
+ F3 G9 N, m# gprocess(clk)) Z4 ^+ z$ h) J2 i! r
.........- P/ n8 c- y1 x1 Z2 k5 u
if rising_edge(clk) then, [; K0 A9 C+ h0 w, K
temp_clk1<=not temp_clk1;- A( [. l8 m `; _
end if ;
' E8 l4 ^3 b% c( D Y tclk<=temp_clk1;8 M$ R- A4 u; Z; P, j. q: I
end process;
! [$ K- q# L3 v. z: H如果用该语句实现clk的二分频,那实际出来的二分频是在clk的什么位置上跳变;是在clk的下降沿跳变吗???(赋值语句有时延,肯定不会在clk的上升沿马上跳变)
, g3 O+ w* E x, G) z7 Y上面进程中,tclk与temp_clk1的时序关系又是怎么样的;
; Z3 s9 P: _/ c9 ?; L& ]在学vhdl语言,碰到了时序问题,一直有疑惑,请大家指教,谢谢 |
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发表于 2009-5-30 08:27
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