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深入了解 pull high 电阻!

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发表于 2009-4-1 16:17 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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这些电阻在电学上是做什么用的?& Q7 E. f' _1 E5 B7 [  Q
是否是传说中的pull hig?
. x7 v* C& w0 [/ F: fpull high 与终端电阻是同一个概念吗?$ H  ^! e8 e# P6 z3 {* L& E# W& a
虑波用吗?还是加电压?
9 F4 V7 ~! k7 s5 p最重要的问题?如果 在pcb中做走线的等长是否需要加上交叉点到电阻的长度?

pull-high.GIF (52.73 KB, 下载次数: 5)

pull-high.GIF
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发表于 2009-4-1 16:51 | 只看该作者
上拉电阻,增加驱动能力
灭了熊猫,偶就是国宝
自信不是相信自己很强,而是相信自己会变强

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发表于 2009-4-2 14:41 | 只看该作者
1.提供端口默认状态" Q4 U6 r% {5 c! n
2.OC,OD门! H& i6 o* u2 r6 x9 l
3.阻抗端接/ m$ r9 B, n8 e+ E+ Z
: S5 U* s, e$ y
等长设置在pin pair之间设置比较合理,也就不包括了上拉引入的stub
sagarmatha

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发表于 2009-4-3 09:27 | 只看该作者
不过上拉49.9欧姆这个值比较奇怪,能知会一下这个FPGA的IO端口是是什么电平吗?1 `* q! G/ y; D# u) S
如果是1.8V的HSTL/SSTL 通常是上拉到0.9V的,如果仅仅就是简单的上拉,那么通常是利用弱上拉的原理,上拉1K/4.7K, 这样有状态保持和驱动能力1.8/1K= 1.8mA的能力。

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 楼主| 发表于 2009-4-3 20:43 | 只看该作者
本帖最后由 net_king 于 2009-4-3 20:50 编辑 5 W; ^5 A$ J8 a3 H, A
1.提供端口默认状态
$ P# z" Q' V: P* h9 |  l& n1 w0 k$ s2.OC,OD门, ?' r; O% i: G+ W
3.阻抗端接
. e9 B4 L) m: `% G
" {; I7 ?4 b0 D5 ?- a2 @5 `4 {; S! H等长设置在pin pair之间设置比较合理,也就不包括了上拉引入的stub
5 C% ?! n, l" ]forevercgh 发表于 2009-4-2 14:41

' }& L. P+ `0 ]$ g# [其中3 a/ D  i9 P" c
2.OC,OD门, z, j& ^" r+ V( b, {1 @" J. Q! M
3.阻抗端接+ e$ z/ k* l' [9 F0 s
这两个概念比较陌生!; q6 P6 _* o- j7 y! A1 N% |
3.阻抗端接 在pcb上,表现为什么呢?
) N/ [! W, U2 `0 P- i4 }( f谢谢!0 `7 _4 @! `( Q0 C# r) S
FPGA的IO端口( g) ]4 ?( [- L( U1 m
这个说明也比较陌生!指的是rj45吗?还是pci-e?又或者ddr? 分别是3.3v,2.5v,1.5v.

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发表于 2009-4-11 14:34 | 只看该作者
OC,OD,指的是open collector,open drain,分别是三极管的和场效应管的一个极,如果在芯片内部open的话,没有上拉是不能产生偏置电压,也就无法开启三极管或者场效应管,输出电流。
' r+ N" S. ?; Y/ X$ u
+ u5 ?1 S3 i  M) }2 @阻抗端接,指的是对于高速信号,对于阻抗匹配的要求会很高,否则会产生反射,造成干扰,要在源端(吸收二次反射)和终端(吸收一次反射)进行端接,尽量达到阻抗的匹配。
9 l; r1 _, N" K/ `% p5 |
( j- F& {1 C, F5 E/ L至于FPGA的端口。。。FPGA的管脚可以自己定义,所以都是双向的,就是IO,可以输出可以输入。

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发表于 2009-4-30 16:59 | 只看该作者
图中的芯片好像是FPGA,但是为什么要用49。9的上拉电阻呢?如果单是上拉的话用K级以上的电阻比较合适,因为49.9的电阻在信号电平为低时耗电很大!做传输线匹配么? 但这种匹配个人感觉不合适。

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发表于 2009-4-30 17:00 | 只看该作者
楼主请先确认你这个原理图的正确性
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