附图是一个用示波器抓的一个液晶驱动的时钟信号与CE信号

mengzhuhao

附图是一个用示波器抓的一个液晶驱动的时钟信号与CE信号
7 h8 f, z9 D. u$ o- Q前8位是引导码41H，在最后一位引导结束后CE成高电平
* i$ R- M5 {. C* W; ]" c% u此时clk会保持一段时间高电平
$ j7 F6 k' {: l: T0 }% H, K后续就是数据+控制码了 一共156+4=160个
. ]7 R, L$ G- f; w有些不清楚的地方就是
' Z9 R8 g3 q8 e- ?$ C6 \9 i, U在数据传输过程中为何是3个短脉冲+1个长脉冲？这是基于啥考虑？

Juger

我是外行人，说说自己的看法
) z/ l1 I5 F; S4 k% r7 Z+ z3 G0 p! h下面是我看到的CLK信号
. m  e" [* i$ ?5 E0101 0101   0101 0101   1101 0101   1101 0101 1101 0101 1101 0101
即3333 B3B3 B3B3 B3B3 B3B3
) e3 a/ R* [! V0 G没有看到楼主所说的引导码41H

我的分析是之前总线处于休眠节能状态
最初的3333是为了唤醒芯片并同步，这16位信号结束后CE（Chip Enable）变为高电平，芯片使能
* \7 R1 A/ b0 a之后CLK每次以连续的2位高电平作为起始位，高低电平交替作为时钟信号！