三芯片电源封装的简化热模型

admin

作者：Chong-Sheng Wang、Danny Clavette和Tony Ochoa
& l" o- ?' ~* h) k

电子系统的热管理对很多电子应用越来越重要，包括电脑、电信设备与半导体元件，以及航天、汽车和消费电子。电子系统热模拟需要电子封装的简化热模型（Compact Thermal Models; CTM）。CTM不会透露封装的IP资讯，是电子封装制造商进行热评估的首选。另一方面，CTM的元件比详细热模型（Detailed Thermal Model; DTM）少，因此需较少的运算时间执行热模拟。

1989年，透过扩展结到外壳热阻测试方法，创造了从电子封装结到各个不同外表面的热阻网路[参考文献1]。1995年，DELPHI联盟发表第一篇关于边界条件独立模型的论文[参考文献2]。之后，大量与该主题有关的论文相继发表。JEDEC还发布了DELPHI简化热模型指南[参考文献3]和双电阻简化热模型指南[参考文献4]。但是包括这两个JEDEC标准在内，很多与该主题有关的早期出版物都只针对单晶片封装。


+ O. s5 r$ L4 _) @  J! m: }$ T0 aIR SupIRBuck稳压器的CTM可以准确提供三晶片封装温度预测。这些CTM是边界条件各自独立。意味着，在边界条件改变时（例如有、无散热器或者封装下的PCB布局不同），CTM能够预测结温上升，与DTM的差异在5%或更低。
" d7 c! O, @( g; t$ O
这些CTM同时也不受封装内功率损耗分布的影响。典型的SupIRBuck稳压器打线接合如图1所示，其中Q1为高端FET，Q2为低端FET，IC为控制IC。依应用不同，这三个晶片之间的功率损耗分布也不同。例如，开关频率较高时，Q1增加的功率损耗比Q2多。输入与输出电压和电流不同，对Q1与Q2的功率损耗的影响也不同。我们用功率损耗比Q1/Q2和总功率损耗Q1+Q2来表示Q1与Q2之间不同的功率损耗分布。依应用不同，IC的功率损耗变化相对较小。对于不同的功率损耗分布，SupIRBuck稳压器的CTM还比DTM更能准确预测晶片温度。
. q, ]9 ?7 R+ K& r4 ?

; b( A9 S$ w) l" k- u' M1 G图1：SupIRBuck稳压器的典型打线接合示意图。

9 b8 T8 R% b- V8 L% X, u" `% L简化热模型构造

简化热模型由三部分组成：导线架(Lead-frame)、顶模(Top Mold)和二者之间的模型核心(Mold Core)，如图2所示。导线架为金属件且部分采用普通模型材料；顶模由普通模型材料制成。
" ]' {' K$ z" D0 p! g; D

) P7 P* }+ n% g, {) Q. P8 ^

0 [7 R0 T9 M7 A# T7 F/ u

& X4 ?) e/ F& ]1 X4 v$ `8 O  V. }2 X

图2a：SupIRBuck稳压器的简化热模型。

3 M" ^7 w7 V. U3 ]6 A

图2b：简化热模型的侧视图。

模型核心实际上是一个热阻网络，连接三个虚拟结点、顶模和导线架，如图3所示。在各个封装的热分析基础上，利用ANSYS Icepak普通网络工程创建热阻网络。这三个结点代表封装内的三个芯片。

: v+ U( \* L7 Y, ]0 O! Q' s

5 v. [* V0 a) |. D# T7 \

图3：简化热模型的模型核心。

7 Q0 }1 Z8 m7 f
结果与对比

  I+ {$ Q3 r! F1 u利用ANSYSIcepak取得CFD（计算流体动力学）范例模型之仿真结果见下表，以CTM和DTM封装的对比形式呈现。仿真方式利用封装模型安装在详细PCB热模型上完成。仿真结果与实际测试数据相符，从而验证对比所用的DTM封装有效。
% u2 d. _2 s! B9 ?1 F5 q- H$ `3 y

正常边界条件对比：
5 w, F. D. N5 a; o5 z第一组是在应用的正常条件下利用评估板对比有和无散热器时Q1与Q2之间不同的功率损耗分布。表1中，Q1+Q2和IC的功率损耗分别为2.6 W和0.32 W，入口处的气流速度为200 LFM，环境温度为25°C，Q1/Q2是Q1和Q2的功率损耗比。铝制散热器尺寸为宽Wx长 L x高 H = 13mmx 23mm x 16mm。三个芯片中的最高温度被视为封装的结温，在表中以红色数值表示。蓝色数值表示给定仿真下较低的组件温度。
$ f5 T2 p- v) q) b, {- J

' H% g% Q" {5 Q. l; ]

表1a：Q1温度对比

表1b：Q2温度对比
/ x0 j" Z1 L2 M  C2 V/ H& i

2 j: b3 H  [. K9 |' ]2 S+ _3 Q* t) r2 q

; A1 V- h: o  Z7 I  S! K2 W

表1c：IC温度对比

) H) b( A, e/ D( H2 ]( R) J

. F0 u* K& b* C' s8 L1 F3 y) M三个芯片的CTM和DTM预测吻合程度良好，最大结温上升差异仅0.8%，其他芯片的温度上升差异则在2%以内。当功率损耗比Q1/Q2从1.6变为0.625时，CTM温度预测准确度几乎保持不变。有无散热器，CTM的预测准确度也几乎保持不变。
' g: @3 y6 Z& R' Q

极端边界条件对比：
第二组对比针对封装下焊料的部份极端条件。除了正常的焊料体积外，图4也介绍两种极端情况：一个是Q1下方的焊料有孔洞，另一个是Q2下方的焊料有孔洞。焊料孔洞在大批量生产过程中可能会出现，然而这些极端的孔洞条件只在生产过程有问题时发生。孔洞造成很难将热量从上述芯片上传递至PCB。

' b8 l$ v$ y" \* ?; X1 I) r: O

8 E  |/ S" s, l9 _6 ^9 v

图4：封装下的焊盘孔洞。

表2呈现有和无散热器时这两种焊料孔洞情况下的CFD模拟对比结果。这四种情况对比中Q1/Q2=0.625。

3 Y+ G, \5 T! ]+ ?* B1 {- i# k' `- {表2a：Q1温度对比

& g  R$ h, X% }& T! x- a

表2b：Q2温度对比

* z, P3 N& I% ]表2c：IC温度对比

' ^% J6 H& C1 l) X% G

, h2 H1 [! d) e  [! m8 F% j+ B  B上述极端焊料孔洞实例对比中，CTM和DTM的吻合程度良好，最大结温上升差异为3.2%，其它芯片温度上升差异在1.4%以内。
' r$ f: n4 t! I5 W7 |6 q

图5显示出DTM和CTM的PCB温度分布几乎完全相同。这也显示，在热仿真方面，CTM能够替代DTM。
% t+ ^9 Q+ M/ i) K$ T/ z" F% q

- \& ]7 v  [4 q+ P3 i5 N% T

3 i/ `' j" S3 u! R6 f讨论
1 p  c6 [, e. ~( B* s( j% ?6 n. r
1）不同的封装下PCB布局：
* L2 K/ ]! ?' l
; s8 m" V3 N1 \% c表2的第二组对比可视为极端PCB布局情况的对比，其中Q1或Q2因布局设计欠佳造成封装下散热不良。因此，该对比也显示出CTM不受不同PCB布局的影响。
8 c3 {8 ]* R6 `5 p4 }) d! N
2）模型验证和误差估计：

" E3 ?( L" d& f. R3 M" L6 E- W结果显示CTM不受边界条件的影响，也不受Q1和Q2之间功率损耗分布的约制。因此，该模型对比所采用的实际情况足以在实际应用中进行模型验证。同时，该对比还可作为误差估计参考。
. O& H" X; Q0 s9 M5 V/ X8 Y
3）进一步简化：

在初始模拟条件下，与DTM相比，SupIRBuck稳压器的CTM将组件数量减少了一半以上。对于终端用户的系统仿真而言，可以透过双电阻CTM来实现进一步简化。PCB布局完成时，封装下分布的热阻将会固定，可透过将其结果与SupIRBuck稳压器的CTM相匹配，来生成一个专门针对该PCB和固定芯片功率损耗分布且精准的双电阻CTM。
& m6 C! }, B8 C" X3 c8 G: U# r
' E3 R; R2 }+ K/ X# M结论

5 h8 o; g. |( \3 Q' ]+ X) d$ y1 O1.    SupIRBuck稳压器的CTM具有很高的边界条件独立性和芯片功率损耗分布独立性。可在单次仿真中准确预测三个芯片的温度。
0 d% M2 t# r; M% a  o: b0 H
2.    SupIRBuck稳压器的CTM和DTM对比采用一组实际边界条件，可用于模型验证和误差估计参考，实现良好的吻合程度。正常边界条件下最大结温上升差异为0.8%，而极端边界条件下为3.2%。
  ]7 G6 i% i. Q; r1 W5 }& M
3.    在初始CFD仿真中，与详细热模型相比，SupIRBuck稳压器的CTM将组件数量减少了50%以上。终端使用者可有效运用生成双电阻CTM，进一步简化系统仿真。

参考文献：

* \2 M9 O- Y) W) L$ t[1] A. Bar-Cohen, T. Elperin, and R. Eliasi, “Theta_jc characterization of chip
1 i7 j5 W; N7 S3 A5 rpackages-justification, limitations, and future,” IEEE Trans. Compon., Hybrids, Manufact. Technol., vol. 12, no. 4, pp. 724–731, Dec. 1989.
[2] Lasance C., Vinke H., Rosten H., Weiner K.-L., “A Novel Approach for the Thermal Characteri-zation of Electronic Parts,” Proc. of SEMITHERM XI, San Jose, CA, pp. 1-9 (1995)
0 S$ w& [8 m) t: p  u+ B9 o8 f
[3] JEDEC Standard “DELPHI Compact Thermal Model Guideline,” JESD15-4, October 2008
% L3 m* c, T' U' b* {! d
# R. G% {: L! h6 H2 O9 A[4] JEDEC Standard “Two-Resistor Compact Thermal Model Guideline,” JESD15-3, October 2008

( n$ F" {+ B. u

" c1 }% V; E  j$ K1 B