不等长，毋宁死？

admin

文 / 姜杰（微信公众号：高速先生）
6 p) @. N0 k+ q
! A  o, L* }, Q7 L  Q+ U
4 I, D1 d* B9 m4 w, K自从盘古开天地，三皇五帝到如今。似乎自打我们接触PCB设计，蜿蜒蛇行的等长绕线就是挥之不去的噩梦。大家都知道等长的目的是等时，那么为什么要等时呢？什么样的信号才需要等时？等时的误差要做到多少才满足要求？这便是今天的主题——“时序”。
9 O. s5 A- Z% k# N

01

! V0 ~' H1 _! ]& E" l
7 f4 H2 }! q0 {. Q. K并行通信和串行通信是两种常见的数据传输方式，如果把线路（通道）比作道路，几辆车齐头并进的前进方式是“并行”，一辆一辆鱼贯而行的就属于“串行”了。在早期I/O速率都不高的情况下，并行通信的速度要比串行通信的速度快得多，效率也更高，耗时更少。对于并行信号而言，时序问题出现了，如何保证通道上的数据同时被接收芯片准确的捕获？什么又是共同时钟时序？《高速串行简史（二）：并行通信之系统同步方式》



( G7 I3 O* x3 Z, w+ c3 p5 D5 }/ e
- Z6 l! ^  U: O1 m02
# `( o, O( x: p4 u5 R

4 E2 k$ ]3 ?( u/ @0 T共同时钟的并行总线，虽然现在还有一些诸如常见的Local bus总线等应用，但已跟不上高速设计的需求，目前使用更加广泛的是源同步总线方式，比如，DDR信号。源同步时钟总线的时序要求主要是分组等长。但是等长只是满足了静态偏移，影响更大的是动态偏移，也就是SSN，ISI，Crosstalk等，不能过度强调等长（+/-1mil），而忽略了其他更重要的设计要求。究竟源同步方式是如何改善系统同步的先天不足的呢？《高速串行简史（三）：并行通信之源同步方式》
# k4 Z2 k0 b: A% d

2 o6 _/ t' D. \6 e

03


对于DDR总线，地址/命令/控制信号都是参考时钟信号，数据信号参考DQS，这些信号波形的相对位置之间存在一定的约束。想必大家对这类信号的等长要求早已烂熟于心，可是，等长绕线对于信号波形之间的关系会产生什么样的影响呢？《DDR时序学习笔记》

7 {3 B; n- C4 h: h4 v
. [+ V- Q/ `/ W: i  Q  E2 @

04


实现了走线的等长设计就一定会等时吗？未必！因为还有同组不同层、过密的蛇形绕线、跨分割、玻纤效应、封装长度等干扰因素，这些因素对信号传输延时的影响到底有多大？《既等长，为何不等时1》《既等长，为何不等时2》
9 d8 T8 F/ M% z5 {2 L9 g  s! x


. W) J  }9 X8 S4 h7 n
05
1 R4 v2 |' W1 D1 k
+ e4 ?  z, Q! Q
又到了敲黑板，划重点的时候，重要的事情说三遍：
- X2 M2 R" }9 L4 M- V
# w3 i) E4 n0 h$ L0 K, m$ @) [
1、等长从来都不是目的，系统要求的是等时！
+ ~* {: r- e+ S& U. G2 n0 f2、除了差分对内的等时是为了相位之外，绝大多数的等时都是为了时序！
! G7 L; \6 F1 W# A4 @& Z+ ]3、为了时序而绕线，就一定要搞通时序关系，看懂时序图！

; @2 b0 v5 e8 R; n% l" u# f: N
* @, |$ K' u. W《PCB设计十大误区-绕不完的等长一
9 ?  K5 O1 a. ]9 u) M* HPCB设计十大误区-绕不完的等长二
PCB设计十大误区-绕不完的等长三
5 I0 _, X5 v: _* H- @! P) tPCB设计十大误区-绕不完的等长四
PCB设计十大误区-绕不完的等长五》
9 S3 Y8 k$ o5 V/ @  v% N
% ]1 v* |+ M# V3 j8 R" Q




————你可能错过的往期干货————
* @# a4 W$ T+ m, v6 T
8 U& L- X1 k/ I% F) f3 n



关于叠层设计的这一点你们一定要看
- J% v" w" C& l2 t: K0 c. R% v; Z设计从层叠开始
宝藏文，高速先生所有原创技术文章，戳戳戳！
, P2 L3 F% p# G' i! |6 f; Z