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[仿真讨论] FPGA, DDR4 SI, Channel 2 Fail(worst case Write enable)

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发表于 2018-6-25 21:18 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 Quantum_ 于 2018-6-25 21:19 编辑 & i* |7 U& t( K* {' K
! H% D6 V* o! U# i# x' y
1. 第一次, 阅读SI 报告, 有如下几个问题.
: z5 [0 `( G+ V    a. 如图所示, 其中的1T, or 2T 是什么意思. (*本人不是SI 专业)
8 a5 B# v  F( }1 j    b. 图片2中, 所示的时间261ps 是指什么时间.. H% u+ |8 {% Y9 D, \
    c. 为何图片3中的worst case 不是261, 而是324 ps?
9 n# D, K4 C! G$ }% ?2. 通常, DDR SI 的目的是什么, 主要有哪些参数或者指标? (这里指后仿, 即PCB走线已经完成)
/ L  C' l3 W8 R, ?3 W3 l: D* G* X2 l3 N( [- \8 ]+ C! ^
3. 图片所示的Fail,  是哪个/哪些因素引起的? 该如何改进?
: v6 E; h5 l7 H6 M; o' }* Z    a. 是走线长度有问题吗? 长了, 还是短了?6 j4 U0 z: Q! _: e% G0 O0 Y7 N
    b. 可是, 我查看长度表格, 却是正常的范围.
+ |3 d, K) e; i5 z    c. 另外, 如果是长度有问题, 为何U13, U14 (Fly-by在u12之后)的2个devices 却又没有问题.
' _% o, p- j+ D/ S! }0 B7 W5 l3 K& E# R& n$ A: X& q/ p
以上,谢谢!
/ Q3 m+ p/ N2 D. c
+ ~$ ^5 @# r. Z
$ u/ f) \3 f, m1 t1 R& g& [

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