EDA365欢迎您!
您需要 登录 才可以下载或查看,没有帐号?注册
x
本帖最后由 Cadence_CPG_Mkt 于 2018-6-14 23:49 编辑
8 i& h5 Z6 _' u; r
m8 x0 d( z. K: b+ R3 |; c7 x0 h9 ?/ ~PowerDC 本节介绍Cadence® Sigrity™ 2017 PowerDC™ QIR2 版本中的新增功能。
! K: c0 F j5 `/ h" |: d; A
Allegro数据库相关更改 7 g% { S5 O, m/ ?: H1 D
多区域层叠支持 在Stack Up 窗口,支持多区域功能。 多区域信息显示在区域管理器中。 2 Y+ ?1 C) W* T( G: s# L
刚柔结合设计的3D热预览改进 在仿真之前,单击工作流程窗格中的“预览热3D模型”以查看3D热模型。 8 n T& F4 x1 ]( \( }
弧形走线支持 走线弧和铜皮边界弧被离散化为小段走线。 / S2 @3 O/ O1 q; v9 d9 z' z
网状铜皮支持 在PowerDC中,网状铜皮被网格剖分。
9 h5 c& g2 E; t; ]. B" S& y; w( }
可用性改进
# D: A0 x# c& t, H6 i$ s. X多板连接器引脚电阻支持 在“设置引脚电阻”窗口中,每个引脚可以用特定的电阻来定义。 您可以保存并加载.csv格式的引脚电阻文件。 引脚电阻文件的格式如下图所示。 . R( i y0 l5 N0 w0 D4 ~& N% `
连接器引脚电流/电压显示 多板/封装压降分析和多板/封装电热协同仿真工作流程中添加了新的View Connector Pins Results选项。 仿真结束后,点击此按钮,查看连接器的引脚电压、压降、功耗和引脚电流。 连接器信息文件被命名为ConnectorPins_SimulationResults.xml,保存在结果文件夹中。
6 k; _$ I! X: b
将多板VRM感应引脚定义为差分对
, l6 m3 h1 @9 c' D! v7 f
测量两点之间电压的功能 1. 要测量电压分布图中两个点之间的电压,请右键单击并从快捷菜单中选择测量压降或测量压降(参考点)。 2. 右键单击并选择结束测量压降以退出该命令。
- B; Y1 N- D7 F! l选择扫描迭代功能 1. 单击扫描管理器中的“选择扫描集”按钮。 所有迭代都列在“选择扫描集”窗口中。 2. 一些或所有的迭代进行扫描仿真。 ! l2 O) t! m7 ?% {% a
将PowerTree拓扑添加到PDC签收报告的选项 1. PowerTree安装完成后,单击工作流程窗格中的“应用PowerTree”。PowerTree选项在“报告选项”窗口可见。 2. 选中此选项,将PowerTree拓扑添加到签收报告中。 % R2 ?7 B. i/ z; z' A2 l
导出调试信息的选项 增加了导出调试信息的选项,用于在无法取得项目文件情况下检查问题。 1. 设置环境变量POWERDC_DEBUG=1。 2. 在仿真结果文件夹下找到文本文件Worksapcename_PowerDC.debug。 - g5 m# [/ G2 w% a2 O ?
AMM/PowerTree的相关改进 " l( N3 y4 p$ i d/ a
支持热模型的AMM模型分配 在分析模型管理器(AMM) 中,您现在可以指定热模型数据。 在AMM模型分配之后,模型数据被传递给PowerDC以创建工作空间。 ! h: \3 k: e; k k
支持采用没有地网络的PowerTree 对于没有地网络的PowerTree拓扑,当您在工作流程面板中单击“应用PowerTree”时,PowerDC可以创建一个没有地网络的工程文件。
9 ?8 ^1 j" d8 c. v( E
其它改进 ) I& H' R6 ~; ~& k, P
PowerDC中的标记层支持 您现在可以根据分布图附加评论或备注。
0 ^/ i0 f+ |0 o r$ P* i
这些备注是layout工程师修改layout的指导原则。
: E& P3 Y" H; |; e, i" d; g9 s
热精度改进 当空气流量为0时,系统使用自然对流。 →选中“使用增强传热系数模型”选项来提高精度。) l" r- h- U! [$ V3 P. p; l. ]& i4 e
默认情况下,如果选中此选项,则计算传热系数的三次迭代。
! C9 L0 I# m2 ]
更多TCL支持 加载PowerTree
& ]& T; U7 ~6 G应用PowerTree % R# N8 l' B m W, c
sigrity::apply powerTree -net {power netgroup,pairing p/g net} -net : if no netpair is specified, all power net groups will be applied.
3 [' q( }( }& a0 X9 a
更改所有层/过孔的材料 " Y4 w4 e: B& _+ D- G, `
sigrity:: update layer model_name {FR4} {allDielectric layers} {!} sigrity:: update layer model_name {copper} {allconductor layers} {!} sigrity:: update layer dielectric_name {FR4}{all conductor layers} {!} sigrity::update PadStack -all -conductivity{5.85219e+07} -MetalName {copper} {!} 1 Z1 M: D- A @7 s1 ~
2 S% X1 K6 G& m$ e+ P+ C
1 [2 |% y+ U# d/ |" ^
欢迎您的评论! 您可以通过PCB_marketing_China@cadence.com联系我们,非常感谢您的关注以及宝贵意见。$ u& N4 w, m" B4 n" t" g% W
& z' ~" _& I6 C+ C1 d) I0 ^
+ G8 n h& [% p4 c$ g |