Ken的博客系列之二 | 千兆位串行链路接口的SI方法

Cadence_CPG_Mkt · 发表于 2018-1-3 11:12

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本帖最后由 Cadence_CPG_Mkt 于 2018-1-3 11:13 编辑

▍随着电子行业技术的发展，特别是在传输接口方面，从PCI到PCI Express、从ATA到SATA、从并行ADC接口到JESD204、从RIO到Serial RIO等等，无一都证明了传统并行接口的速度已经达到瓶颈，取而代之的是速度更快的串行接口，于是原本用于光纤通信的SerDes 技术成为了高速串行接口的主流。串行接口主要应用了差分信号传输技术，具有功耗低、抗干扰强，速度快的特点，诸如PCI Express®（PCIe®）Gen4等串行链路接口的数据传输率将达到双位千兆级传输速率。由此，器件建模、互连建模和分析方法必须不断发展，以应对不断减小的设计余量和当今工程师面临的更具挑战的合规标准。本系列文章将从各方面深入分析探讨，为了降低风险并优化设计，将分析尽可能地推向上游至关重要，以实现权衡、可行性研究、元件选择和约束获取。

假设我们正在致力于PCI Express Gen 4串行链路的研发，数据的传输速率为16Gbps。再假设我们能够获得供应商提供的AC耦合电容、封装和连接器的模型，以及来自SerDes接收端的IBIS-AMI模型。接下来还需要PCB的走线和过孔模型，以及发射端的IBIS-AMI模型。假设供应商暂时无法提供这些数据，那就让我们先来解决PCB架构的问题吧。

PCB互连的预布局建模

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PCB走线的建模可以从获取层叠结构开始，包括串联链路差分对的材料、电介质和导体厚度、阻抗、线宽以及间距。接下来，需要确定串行链路（通常与接地层相邻）的主要布线层，以便您可以生成适用的微带线或带状线模型。有了这些信息，下一步就是估算互连的长度。从这个层面上来讲，“布局规划”或PCB的粗略布局是很有用的。您可以通过平面布局工具输入基本的PCB轮廓、层叠结构，从封装库中提取部件，甚至可以定义一些简单的网络，所有这些都没有一个正式的设计、完整的原理图或网表。

布局规划时，不要忘记AC耦合电容。它们将被放置于电路板的顶层、在SerDes器件附近、还是与大部分其它分立元件一起位于电路板的背面？这种选择会导致不同的过孔配置，所以在这一点上需要仔细考虑。在整个系统设计中，表面贴装连接器也属于这一类。

从平面布局中，找到串行链路的曼哈顿长度作为初始的PCB长度。将这些信息输入到SI工具中，为PCB的主要布线生成一个W-element模型，并将其放入SI的仿真平台。

图1 – 提取平面布局的曼哈顿长度进行布线前的走线建模

对仿真平台所需的其他走线模型也重复此过程，包括微带线的扇出走线、连接到AC耦合电容任一侧的走线等等。

使用PCB上的通用走线模型后，我们将开始关注过孔。过孔是板上几十或数千兆位串行链路的重要组成部分。它们通常代表整个信号路径中最大的“速度突变点”，优化这些过孔设计使其插损和回损最小，对高速率传输数据至关重要。在一些特殊情况下，可能通过仅有微带线的布线消除过孔，但通常不会这样做。高数据速率串行链路的过孔数量当然应该尽量减少，但通常无法被完全消除。