ddr3等长问题

ann_wz

1.fly-by拓扑的ddr3的dqs跟其对应的clk需要等长否，如需等长，等长做到多少？（如颗粒1的dqs1根其对应的时钟(控制器-颗粒1)
2 [6 y4 F# u9 @: r5 P* J0 S2.一个控制的两个通道，两个通道的clk是否需要对应等长，就是控制到两个通道对应的颗粒的那段clk，如需要等长做到多少？
2 J& j, q+ c8 I& B1 d3 D: J
0 F& M7 [( q' g

xxzouzhichao

1，支持flyby基本意味着控制器支持write leveling，dqs与clk无等长要求，但两者的时间差会有一个范围要求

chen.che.ch.c.

xxzouzhichao 发表于 2017-9-3 07:49
1，支持flyby基本意味着控制器支持write leveling，dqs与clk无等长要求，但两者的时间差会有一个范围要求

/ o! D. ~8 ?# J2 Z# Q150ps
+ }& J; D: c% C( [( g

hagelee

我冒泡来解释一下：
8 I: f4 s# @- h0 M+ j; U1、tDQSCK，这个指标在SCB15H1G这个datasheet中看到（-225，225）ps@1600，（-195，195）@1866，南亚NT5CB128M16HP要求（-225，225）ps@1333，布线需要综合考虑实际跑多少的频率，还有兼容不同颗粒的要求，取一个保守值最好，能做到+/-100ps以内最好
2、flyby的拓扑结构，不需要走等长，这个靠初始化序列校验来保证。但要保证tDQSCLK在规范之内。

cewtf

hagelee 发表于 2017-9-5 18:53
" _$ e0 Y, A8 s! F# w我冒泡来解释一下：
( K  u0 U" T; |4 _- C" X4 I# _: Y& F1、tDQSCK，这个指标在SCB15H1G这个datasheet中看到（-225，225）ps@1600，（-195，19 ...

8 h( t1 o: R( Q8 W9 p你好，有点不太明白的地方想问一下，这个±150ps，这个指标是时间么，那么这个时间如何来控制呢？我理解的是走线长度的等长就是控制时间的一致性，那么这个150ps这个时间在长度上应该如何计算呢？

hagelee

控制等长的目的也是为了保证timing的余量；走线和延迟的计算公式 V=C/sqrt(Er)
# N. d7 v  s2 j$ q  h. a7 J1.内层周围介质均匀，Er取4.2-4.5，C光速约12inch/ns，计算后为V=166ps/inch；
2.表层由于暴露在空气中，Er小于4，传输速度比内层快，大约 140ps/inch；
* ]; {' X* a* n8 ]* y$ q, y考虑到温度,电压,颗粒的差异，预留一定的余量可以避免问题的产生，我认为能控制在+/-1inch之内，基本能够保证时序的要求了。

/ W: F  `, D& {$ Y/ l. E% I& g还有一种情况是板子结构特殊，布板确实无法做到1inch范围之内，可以考虑通过绕线增加1个ck的周期；这个主要是跟芯片设计的DDR PHY有很大关系，当然这个需要厂家确认。

jungle1120

cewtf 发表于 2017-9-6 10:12
% @! o/ ?- b, F; R8 c* u6 B" Q你好，有点不太明白的地方想问一下，这个±150ps，这个指标是时间么，那么这个时间如何来控制呢？我理解 ...

2 e9 S$ l* K/ l4 u4 h4 N一个ps  6mil   ，150ps   ，900mil

ann_wz

各位，我那个项目的控制器不支持读写平衡，导致我走的fly-by拓扑的ddr3跑不起来，现在我打算改成t形拓扑，dqs跟时钟是不是是要完全等长呢，只有一个clk

子建

MARK

紫菁

mark

liuchengyun

dqs与数据做等长，clk走t型，地址线走t型做等长

xxzouzhichao

ann_wz 发表于 2017-9-6 20:52
各位，我那个项目的控制器不支持读写平衡，导致我走的fly-by拓扑的ddr3跑不起来，现在我打算改成t形拓扑，d ...

位宽多少？

ann_wz

8片+ecc 72位数据，跑800m速率

xxzouzhichao

ann_wz 发表于 2017-9-9 07:47
8片+ecc 72位数据，跑800m速率

居然还有这么蛋疼的内存控制器，也是醉了，板子画大一点，慢慢绕时序吧，估计800Mhz（1600bps）是跑不下了

AD9_PCB

chen.che.ch.c. 发表于 2017-9-4 09:35
150ps

具体换算到mil怎么换算呢