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EDA365电子工程师网»技术社区 › 电子技术社区 › QA检查（免费服务） › 2017年8月17日公益PCB评审报告节选
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2017年8月17日公益PCB评审报告节选

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发表于 2017-8-18 08:39 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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1.  电源没加粗.
! F  x8 r7 N/ C9 y1 V9 b
, J; k" J& z+ s8 |& e' U. {- c+ f
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 楼主| 发表于 2017-8-18 08:40 | 只看该作者
3.  高速线不要在挖空处转.; \/ I/ F7 E0 ]1 k: _' T
  O5 p2 V, o( }/ V. r6 ?0 R# g! q

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 楼主| 发表于 2017-8-18 08:45 | 只看该作者
10.  保护地与其它网络间距加大，VD26与L5共模电感换位置，L5共模电感前后做隔离.
1 t. W* p% i0 X, H" E / D- T  z' m5 K/ K4 L, k

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zhgabriel

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发表于 2017-8-19 02:01 | 只看该作者
wangdalei 发表于 2017-8-18 17:53. \' y( G6 c3 D% @
不要成排放置过孔。有什么注意吗？
. o8 j1 ?0 }) |: [$ r( [# H. e- U$ g
可能是会使得内电层被分割! T: a/ \+ n1 i- L. a# U

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 楼主| 发表于 2017-8-18 08:39 | 只看该作者
2.  VLDOIN输入加宽.& d5 [7 y8 G3 Q# T2 I
# W# a  ]7 |. T3 u

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 楼主| 发表于 2017-8-18 08:41 | 只看该作者
4.  开关电源参考DATASHEET.- j& p1 p/ M* G# c# y

( p& h8 S% _, Z8 y4 P- i5 Y! n

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 楼主| 发表于 2017-8-18 08:42 | 只看该作者
5.  ESD靠近接口走线尽量短，应在另一端做等长.  _) l9 F9 b8 [! q' E$ T
- @1 D5 V0 p$ D' J7 P

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 楼主| 发表于 2017-8-18 08:42 | 只看该作者
6.  VIA不要成排.
# ?( I9 S* R1 f/ E6 h* W) e3 b' ?
, E1 ]* R/ a, S: U' y6 u

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sxiaofeng
成排形成分割线，交错放  详情 回复 发表于 2017-9-2 11:28
wangdalei
不要成排放置过孔。有什么注意吗？  详情 回复 发表于 2017-8-18 17:53

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 楼主| 发表于 2017-8-18 08:43 | 只看该作者
7.  确认连接器位置,板框线不对板边./ ~- D# N8 q9 w- A

9 X0 v( A& }& @9 o

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 楼主| 发表于 2017-8-18 08:44 | 只看该作者
8.  电源地PIN脚加粗5 m. x1 b' x# S6 C1 k

4 z" j+ R5 }* r* G$ W  [$ Y+ ~

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 楼主| 发表于 2017-8-18 08:45 | 只看该作者
9.  DDR2时钟与DQS差太大了.# j% O* m3 m* T' J

) A& ?0 z3 ?  t6 R

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飞梦

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发表于 2017-8-18 09:33 | 只看该作者
过来看看，学习学习！

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pcb
爱学习很好!  发表于 2017-8-18 09:43

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紫菁

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发表于 2017-8-18 11:53 | 只看该作者
赞，很棒

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wangdalei

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发表于 2017-8-18 17:53 | 只看该作者
EDA365QA 发表于 2017-8-18 08:42
* G- A2 Z$ Q( o1 y$ e; A6.  VIA不要成排.

8 |& |5 U8 r9 g% z* Q9 W& v不要成排放置过孔。有什么注意吗？/ m7 V& L2 o3 G' b2 s

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EDA365QA
正确  发表于 2017-8-19 10:01
zhgabriel
可能是会使得内电层被分割  详情 回复 发表于 2017-8-19 02:01

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飞梦

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发表于 2017-8-22 16:42 | 只看该作者
过来看看，学习学习！

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