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请教一个叠层阻抗的问题

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发表于 2017-7-5 18:54 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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第一:下面两张图片红色框中显示的阻抗是怎么得到的?0 M  Y& r( {. j* C
第二:第一张图的几个走线叠层阻抗都是50欧,是怎么得到的?通常情况下不都是定好板厚,然后设置好相关叠层厚度,然后再通过调整走线的线宽线距来调整阻抗吗?为什么第一张图是先定好叠层的阻抗是50欧,然后再去算线宽呢?这样的50欧线宽都到8mil了。就拿ddr走线来说一般都不会走8mil的线宽啊。
* C6 N. m' V$ B8 y% |1 p0 ^* W' m
, Y" t( i! \: K+ X7 O$ b! ~" Y$ i6 O( H$ @) a* _2 _

& K' g5 T" W3 u4 \7 J' v
/ {3 U1 Z& N) d: I5 d能不能帮忙解答一下疑惑?
+ k0 p- i# F* O3 J+ l0 T8 d' N0 n4 o$ B: u
谢谢!& b6 n% T; t/ V( d9 s
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发表于 2017-7-6 14:41 来自手机 | 只看该作者
迹Сlayoutβ迹ο峧

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发表于 2017-7-6 14:43 来自手机 | 只看该作者
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发表于 2017-7-6 15:33 | 只看该作者
有没有更详细一点的文件,这个8mil不是指线宽,是说CORE的厚度吧

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下面图片就是资料上面的全部内容,就是不明白两个叠层右边所写的阻抗是怎么得到的。因为正常情况下都是定好板厚,然后设置好相关叠层厚度,然后再通过调整走线的线宽线距来调整阻抗。但是按照第二张图的话,每层的阻  详情 回复 发表于 2017-7-7 10:56
平常心。

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 楼主| 发表于 2017-7-7 10:56 | 只看该作者
张湘岳 发表于 2017-7-6 15:33
/ m8 z" X. _! p% g6 a6 z有没有更详细一点的文件,这个8mil不是指线宽,是说CORE的厚度吧
2 M& l& t2 {/ u' h* a) W4 W
下面图片就是资料上面的全部内容,就是不明白两个叠层右边所写的阻抗是怎么得到的。因为正常情况下都是定好板厚,然后设置好相关叠层厚度,然后再通过调整走线的线宽线距来调整阻抗。但是按照第二张图的话,每层的阻抗已经定好了50欧阻抗的走线是8mil,那样的话光DDR的走线都没有办法搞吧。
+ r: }8 o, t1 p$ I3 t; ?2 o+ u
5 T+ k7 l8 L3 o0 @/ T2 ~7 z4 |" U
1 M/ w3 {9 M- X( T2 Q6 b/ k! `

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发表于 2017-7-13 17:04 | 只看该作者
可以通过调整叠层厚度来改线宽呀,为什么每个core直接都要用2张 2116,他这个资料中的阻抗是依据实际的走线算出来的吧,并不是是说那层的阻抗,应该只特定线宽(比如8mil)的阻抗

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发表于 2017-7-17 10:49 | 只看该作者

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发表于 2017-7-28 15:52 | 只看该作者
调整你的介质厚度, 当你线宽固定的时候, 板厂会通过调整介质的厚度  来控制你的阻抗。

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发表于 2017-8-8 09:12 | 只看该作者
稍微好一点的叠层其实是信号层在3/5/7/10这样会没有相邻层的影响,还有就是阻抗会比较好控制,另外可以调整铜厚,线宽和与参考层的距离来调整阻抗
& e! }0 G% t* Z  P

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发表于 2018-3-2 07:53 来自手机 | 只看该作者
看不到图

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5楼有图。  详情 回复 发表于 2018-3-2 08:10

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 楼主| 发表于 2018-3-2 08:10 | 只看该作者
liujian1987 发表于 2018-3-2 07:53
' `7 C' I) s4 \看不到图
( m5 e4 m- a1 b, m3 j$ e( l
5楼有图。: O4 {9 f+ O. I) W
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