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EDA365电子工程师网»技术社区 › 电子技术社区 › SIP/IC封装设计与仿真 › SIP设计导入封装为何放不到BASE层 每次都放到TOP了
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SIP设计导入封装为何放不到BASE层 每次都放到TOP了

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lgj0810

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发表于 2017-6-17 17:11 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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SIP设计的时候 wirebond   top  base 三层， 导入芯片时候芯片在WIREBOND层  导入封装时候选择了BASE层  但是放置的时候总是在TOP层 不知道如何设置
% ?& E# s" e1 y- l! H- K( }" G# F
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denny_9

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发表于 2017-6-19 14:33 | 只看该作者
镜像
打酱油咯！！！
深圳打酱油：5RMB，白天送到！
香港打酱油：10RMB，晚上送到！
美国打酱油：15RMB，隔天送到！
其它调味品：劳务从优，投机则带！

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pjh02032121

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发表于 2017-6-19 16:56 | 只看该作者
请参考楼上答案！
IC封装设计

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平流层

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发表于 2017-6-20 18:35 | 只看该作者
先把封装改为一般器件属性,然后镜像% M6 |+ C- v* H3 K& A- \
3 v/ B1 k3 I" w

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haveok

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发表于 2017-6-29 14:23 | 只看该作者
die stack editor 设置层

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denny_9

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发表于 2017-7-21 14:02 | 只看该作者
做软件的难道就不知道 有放置在base层的需求吗。
打酱油咯！！！
深圳打酱油：5RMB，白天送到！
香港打酱油：10RMB，晚上送到！
美国打酱油：15RMB，隔天送到！
其它调味品：劳务从优，投机则带！

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