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请教 关于数字信号延迟和逻辑门

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发表于 2017-6-16 16:25 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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各位好,2 \8 _) k: W8 ~8 E* E4 U! [
每当遇到一些拿不准的问题,就习惯性的发到这里和大家探讨一下:( b" V/ T; d+ L; b/ e, f" ~
我现在有一个脉宽只有2ns的脉冲,要把它反向,常规的非门输入到输出的延迟就有2.8ns以上,请问这种情况还能用非门给这个2ns的脉冲做反向吗?非门会把上升沿和下降沿都延迟2.8ns还是可能会探测不到这么窄的脉冲?非门的型号暂时定为SN74ALVC04。
5 L( H, z8 G1 v7 U3 ?9 q7 ?% W* ^! V
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发表于 2017-6-17 16:56 | 只看该作者
坐等高手解释

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发表于 2017-6-19 09:44 | 只看该作者
我觉得跟延迟没关系,会不会把2NS信号吃掉得看芯片处理信号频率的最大值

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发表于 2017-6-19 23:50 | 只看该作者
楼主可以考虑考虑告诉运放,通过高速运放反向

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嗯,是个办法,谢啦  详情 回复 发表于 2017-6-23 11:08

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发表于 2017-6-20 22:33 | 只看该作者
樓主這個疑慮是應該存在的。多年前一位同事用 74HC04 設計一個 66MHz 有源晶振電路,結果根本不會動作。
8 E  r: U  }! L5 |0 m# P( K* ~$ Z2 G% V/ w9 v. D
後來發現傳統 CMOS 邏輯閘的延遲時間約為 25ns,換算成頻率只到 40MHz,改成 74AHC04 就會動了。
  d' h: n/ s3 d& U" I& C
# ?. U: v. T& \; `: T9 o
: d# u4 m2 N" r8 M. g- X
哈士奇是一種連主人都咬的爛狗!

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发表于 2017-6-20 22:56 | 只看该作者
啊哈~
& K  n, H: j2 b$ w% b
, l+ X' }* o7 F6 R+ B8 X: @9 uECL 2-Input Differential XOR/NXOR Gate MC10EP08-D) X" r0 S$ N9 Y; E# ?+ A% r

( M* e0 Q, `7 v0 S$ i& Q不過你的訊號源要怎麼搞成這樣咧~???4 Q( e! }) q- u/ ~) ~5 H

5 E: A4 r6 ?& T& R
, j% X. s; D$ B! `0 t& Z0 \* W/ W) a- j1 K( S2 j( E4 Z/ E1 ?( h

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发表于 2017-6-20 23:10 | 只看该作者
開卷有益
4 F# S: d* q/ i2 ]; i
# h* P0 g* d. w: Z3 Q
! q9 a9 N" V. |1 H* }! F; @

AN1002.pdf

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发表于 2017-6-21 23:02 | 只看该作者
ECL Logic Gate 有 Single-End 的啦!
' x9 k9 I$ x; p* K5 G7 E' s+ n% l% W% \% C
7 g  }8 L7 X+ O$ ^( n

MC10EP01-D.pdf

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太感谢版主的支持了!我把板上留个选项试一下  详情 回复 发表于 2017-6-23 11:08
哈士奇是一種連主人都咬的爛狗!

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 楼主| 发表于 2017-6-23 11:08 | 只看该作者
超級狗 发表于 2017-6-21 23:02
' E. a# F! J& e# n& H5 x( QECL Logic Gate 有 Single-End 的啦!

! ^. A6 X7 N+ E* x7 c- [* _' r太感谢版主的支持了!我把板上留个选项试一下. n5 Y/ j1 X0 L9 n' d0 x6 z& }

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 楼主| 发表于 2017-6-23 11:08 | 只看该作者
hefuzhang 发表于 2017-6-19 23:50" g( W' N7 `1 M) W
楼主可以考虑考虑告诉运放,通过高速运放反向
6 H: h& M+ f) h6 a) v/ Y
嗯,是个办法,谢啦
6 M; c5 X6 d& B+ L: d6 V& x- `. I

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发表于 2017-7-4 16:23 | 只看该作者
狗版主的狗粮,一撒一大把啊
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