使用时钟PLL的源同步系统时序分析

iometh

一）回顾源同步时序计算
Setup Margin = Min Clock Etch Delay – Max Data Etch Delay – Max Delay Skew – Setup Time
Hold Margin = Min Data Etch Delay – Max Clock Etch Delay + Min Delay Skew + Data Rate – Hold Time
下面解释以上公式中各参数的意义：
Etch Delay：与常说的飞行时间(Flight Time)意义相同，其值并不是从仿真直接得到，而是通过仿真结果的后处理得来。
- t$ E% o- [0 K6 z+ K请看下面图示：
图一为实际电路，激励源从输出端，经过互连到达接收端，传输延时如图示Rmin，Rmax，Fmin，Fmax。
( k0 X! p" f5 n, H$ N2 T图二为对应输出端的测试负载电路，测试负载延时如图示Rising，Falling。通过这两组值就可以计算得到Etch Delay 的最大和最小值。
' o4 I* B# ^: B9 m  c; M0 @
6 V. }" P: x6 i+ e图 1 Raw Etch Delay

图 2 Test Load Measurement
# e. F$ E1 `  B/ `, PDelay Skew*：Delay Skew描述的是信号在缓冲输出前时钟和相对应数据的相对位置，如图三所示。SKEW_MIN和SKEW_MAX分别确定了无效数据无效窗口的起点和终点。它们的值可正可负，负值表明数据边沿超前于对应的时钟边沿，反之亦然。

- H0 M' a8 Z! Q- n8 Y图 3 Delay Skew
2 W/ |( k# R5 X7 @2 sSetup/Hold Time：即接受器件正确锁存数据的最小建立和保持时间。
/ T8 Y5 b- }! L5 P  S" I从以上叙述可以清晰看出，时序计算公式中的参数可以分为三类：第一类是Delay Skew，由输出端所用器件决定，从数据手册中可以得到；第二类为Etch Delay，由互连电路决定，需要通过仿真和计算得到；第三类为Setup/Hold Time，由接收端所用器件决定，同样可以从其数据手册中得到。
二）使用时钟PLL的系统时序分析
首先，来看一个简单的是使用时钟PLL的系统接口。如图四所示，数据信号通过传输线直接连接，时钟从输出端（Source）出来后输入时钟PLL，然后PLL输出至接收端（Target），PLL自身有反馈回路。

图 4 Clock PLL Interface Diagram
4 z. u- C" y! O  s1 h! S( f从传输网络的角度看，此接口由四条网络组成，分别是数据（data），PLL时钟输入（clkin），PLL时钟输出（clkout）和时钟反馈（clock_fb）。
: ^. A& u, U+ K6 ?对应于第一部分的计算公式，可以很容易确定第一类和第三类参数，也就是图示的Delay_Skew，即输出端参数，和SETHLD，即输入端参数。下面来确定第二类，即互连延时。
6 H2 U$ i0 j5 f! O2 _% p- Z( _定义：
1 Q# M$ M4 B( Q2 \! yIC（Clock Input to the PLL）为源端时钟输入到时钟PLL的Etch Delay，
OC（Clock Output from the PLL）为时钟从PLL输出到接受器件的Etch Delay，
' k4 g4 K5 J, t' SFB为PLL的反馈回路的延时，
4 t6 G6 V$ Z" e7 V: zNX为PLL的输入到输出的延时，
" @+ y! G8 e9 B则：
1 i6 O5 j* |4 h& J0 I0 `总的时钟延时
Min Clock Etch Delay = Min IC + Min NX + Min OC – Max FB
& ?" ]) `& _. x/ t$ OMax Clock Etch Delay = Max IC + Max NX + Max OC – Min FB
* G5 [7 ?1 p0 \2 L! w& _将得到的总的时钟和数据信号延时代入到时序计算公式，就可以计算出使用时钟PLL的系统时序裕量。
三）使用Quantum-SI仿真计算使用时钟PLL的系统时序
Quantum-SI支持时钟PLL系统时序分析，它领先的信号完整性（SI）和时序分析功能可以快速解决此类问题。
Quantum-SI以电路接口为中心，可以在一个接口上建立多个传输网络，而Quantum-SI可以分析这不同传输网络之间的时序关系。如图五，图六所示

图 5 Transfer Net
5 N9 ]4 O& |/ Q& [8 _+ M
图 6 Setup/Hold Margin by variation
图六是在图五的传输网络建立后，Quantum-SI自动仿真分析得到。
# R$ d- U6 U2 y# d9 ]& b# i5 i可以知道，对于系统的时序分析，需要清楚器件内部的时序关系，测试负载的概念与应用，互连传输延时等。而使用时钟PLL的系统，需要清楚时钟信号的传输路径。
对于复杂高速的系统时序分析，需要考虑不同参数，如电压/温度/工艺等对时序的影响。Quantum-SI在高速信号完整性和时序分析方面提供了一个完整的解决方案。

0 X, e5 H) S; K' a9 t$ a! u: q
[ 本帖最后由 iometh 于 2008-12-2 15:34 编辑 ]

sosowhite

公式中的data rate怎么确定
4 {! G; O5 a1 TDelay Skew就是常说的Tva和Tvb吗

iometh

原帖由 sosowhite 于 2008-12-22 00:17 发表
4 l; _6 e- H" }5 @. t公式中的data rate怎么确定
1 v$ l4 a7 F# j4 S' MDelay Skew就是常说的Tva和Tvb吗

: L7 \% Q' q8 w9 @4 \data rate为数据率，这里定义为一比特的位宽，比如DDR2-800，则数据的位宽为1/800=1.25ns。
! d" {% G5 L$ U
3 ^' q$ M8 k. p6 A7 F, c2 v2 n% X1 f8 {原理上是这样的，只是具体的定义稍有不同。