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DDR2/DDR3设计中,阻抗控制的必要性问题

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发表于 2017-3-2 18:48 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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今天看到如下一段话:
1 a5 V5 ]5 @4 M! `- N" U6 DDDR走线线宽与阻抗控制密切相关,经常可以看到很多同行做阻抗控制。对于纯数字电路,完全有条件针对高速线做单端阻抗控制;但对于混合电路,包含高速数字电路与射频电路,射频电路比数字电路要重要的多,必须对射频信号做50欧姆阻抗控制,同时射频走线不可能太细,否则会引起较大的损耗,所以在混合电路中,本人往往舍弃数字电路的阻抗控制。到目前为止,本人设计的混合电路产品中,最高规格的DDR是DDR2-800,未作阻抗控制,工作一切正常。) q4 A4 p# }* |, J+ @2 l

6 ]0 X8 e  K  j8 O" N1 D
) x& m  r' n- H6 `& J5 Q3 y
有经验的同志说一下看法吧!
7 M% R! ?5 F$ ]4 Z  p
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发表于 2017-3-2 23:46 | 只看该作者
1 用共面波导方式做阻抗
  p7 w+ [9 `# |8 S$ O# C2 如果是多层板,射频阻抗部门内层挖掉,再用共面波导方式做阻抗4 {. ?2 _) E# w' a+ B
3 射频加粗做阻抗与DDR做阻抗完全可以独立

点评

是了,可以分开做。 另外,我还是想提一下,我的确是看到了那种DDR3不做阻抗控制的布线。 目标板层叠结构如图所示,DDR3布线在4个布线层都有布线,宽度都是4mil,power电源层在DDR3布线区分割出一块GND平面。但毕  详情 回复 发表于 2017-3-3 19:25

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 楼主| 发表于 2017-3-3 19:25 | 只看该作者
fallen 发表于 2017-3-2 23:46
6 h! ?7 j) O- A1 用共面波导方式做阻抗
* P0 ?1 Z! I: c9 o8 ?& m7 \2 如果是多层板,射频阻抗部门内层挖掉,再用共面波导方式做阻抗8 F. e% e6 _' o
3 射频加粗做阻 ...
: d, E+ E9 d: O. B$ j, L
是了,可以分开做。
1 r; W, G* C" ^4 p* H% i! |  Z  j另外,我还是想提一下,我的确是看到了那种DDR3不做阻抗控制的布线。' K' M/ Z$ p' T- E2 f) a
目标板层叠结构如图所示,DDR3布线在4个布线层都有布线,宽度都是4mil,power电源层在DDR3布线区分割出一块GND平面。但毕竟从TOP(Layer1)到GND(Layer2),和Layer3到GND(Layer2)的距离是不一样的啊?这样的话,从Layer1 的4mil走线,切换到Layer3时再走4mil的线,阻抗就不一样了啊?! S7 D  d! R3 F5 m0 a2 \5 j& m

PCB层叠 1.6MM 6层层叠.jpg (190.88 KB, 下载次数: 4)

PCB层叠 1.6MM 6层层叠.jpg

点评

你自己计算下,就会发现很好做。  详情 回复 发表于 2017-3-4 00:34
这个叠层好控制阻抗的,如果需要,板厂可以帮你调整介质厚度和线宽  详情 回复 发表于 2017-3-3 23:48
可以调整叠层啊,ART01和ART03走线不需要一样粗,调整线宽,如果要做阻抗基本上是假8层去做了,不过还是比8层便宜。  详情 回复 发表于 2017-3-3 19:43

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发表于 2017-3-3 19:43 | 只看该作者
shiyi_jiang 发表于 2017-3-3 19:25$ c! {4 C5 I) Y6 t
是了,可以分开做。
0 S( H! f% x' t+ l另外,我还是想提一下,我的确是看到了那种DDR3不做阻抗控制的布线。" G; ]- r+ P+ b' R, H4 E
目标板层叠结 ...
: p, Z* N1 {5 D0 `
[size=14.0000009536743px]可以调整叠层啊,ART01和ART03走线不需要一样粗,调整线宽,如果要做阻抗基本上是假8层去做了,不过还是比8层便宜。# F" I, h, C0 Y3 `4 I
这个家伙很懒,从来不写个人签名。

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发表于 2017-3-3 23:48 | 只看该作者
shiyi_jiang 发表于 2017-3-3 19:25) f# d+ Q  ^0 H6 }9 ^
是了,可以分开做。, a, t) P- q) t& X% ^
另外,我还是想提一下,我的确是看到了那种DDR3不做阻抗控制的布线。4 S+ y) K; l8 W
目标板层叠结 ...

$ d4 y* i' F( y# x/ J这个叠层好控制阻抗的,如果需要,板厂可以帮你调整介质厚度和线宽: X7 Z2 ?8 b" w1 m) K

7 F0 L& o/ Y! M! O
: _! C: l  k! I- K4 o# L1 x

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发表于 2017-3-4 00:34 | 只看该作者
shiyi_jiang 发表于 2017-3-3 19:25
8 K* x& j3 x5 n/ J, Z是了,可以分开做。$ k' x& g( ~" `* e
另外,我还是想提一下,我的确是看到了那种DDR3不做阻抗控制的布线。3 A) D# M- v( _. j% ~4 c1 R% n1 U( k% o
目标板层叠结 ...

1 n9 N9 m: B  u2 }4 V/ v你自己计算下,就会发现很好做。
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发表于 2017-4-11 10:48 | 只看该作者
学习中/ X, X/ x- V8 ]2 r/ h& ]

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发表于 2017-6-5 16:18 | 只看该作者
阻抗自己计算下,大概差不多就行了,没有绝对的,我是这么认为的。说到阻抗问题,有些硬件还真跟LAYOUT工程师扯蛋。

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发表于 2017-6-5 16:31 | 只看该作者
工作一切正常是在所有场景下都正常吗?有大批量长时间运行无故障的实际验证吗?可靠性是设计出来的,不是靠蒙。
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