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温补晶振 削峰正弦波输出怎么转换?

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发表于 2017-2-28 09:58 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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x
请教熟悉晶振的大侠,在选 一种温补晶振FPGA 用,但是看到大部分输出格式都是削峰正弦波的,CMOS 的很少而且几乎都没货,想请都如果是削峰输出的要怎样才能转为FPGA可以直接用的?50M 左右的频率,谢谢~
9 z  D/ [- v* [' O1 g

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支持!: 5.0
如果你需多路同步輸出,可以考慮方法四,那種哀西各個輸出間,是沒有相位差的。^_^  发表于 2017-2-28 11:41
支持!: 5
方法二應該對你最划算,直接用 FPGA 內部的邏輯閘就可以。  发表于 2017-2-28 11:38
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发表于 2017-3-4 17:05 | 只看该作者
hao2012 发表于 2017-3-4 15:50
8 z0 B7 r% c" E3 L" }/ B狗大,看了那个TI的clk buffer CDC3RL02,里面没有明确说两路输出没有相位差啊?这种结构的buffer都是同 ...
0 d  U! G- ^4 V: o
是喔~你一開始也只問「温补晶振 削峰正弦波输出怎么转换」。
* G* s( Y) @6 f7 N2 c8 k) V# F. `& z  y/ h0 y, ?

, p* ~3 i; l. p- e4 I7 V: O) k
2 X: z/ F6 J; X7 k9 i無相位差只是供應商宣傳的手法啦!通常低於 ns 級以下(ps 級)的相位差,就會被宣稱為無相位差。1 |! [* s1 R8 Z1 \0 _. K- S: {
0 {; @1 c- ^# u" [6 C2 c& T/ E2 A) O, F
我不知道樓主想做什麼應用,乾脆給你幾本寶典自已選好了!2 k$ ~% _7 M% k1 n, R% m" `- q

+ G: w8 t2 h. S. S1 g# T7 Q+ D9 k5 M3 W% r, ]

; L6 y- J. C8 ^& B' K
' e' K& o, y, K" Y* \! j
0 `1 w$ k1 p5 E' ?% x6 _- V/ B: E; v. d! T$ |1 r5 {

20080610013510265.pdf

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TimingSolutions_OVR.pdf

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Cypress_Clocks_Buffers Selector Guide.pdf

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发表于 2017-3-1 11:40 | 只看该作者
hao2012 发表于 2017-3-1 09:13
: Z3 w3 q9 a. T+ ]  B谢谢版主回答这么仔细。狗大还有一个问题:这些用反相器的电路不知道能不能引入误差啊?晶振本来稳定度很 ...

" d( Q3 C7 [" @7 [) K. k& g2 ICMOS 邏輯閘引入 Phase NoiseJitter 應該是在所難免,用方案四吧!- L; K) T' D% r! @2 p
" ]! y$ B( d8 W: Y2 j
至少他們有保障雞皮噎死GPS)的應用無虞,這是 2.5ppm 以下的精準度。! r/ W2 K# w! r: {, i

$ l* T0 o  R! y- J$ _5 p  a# c, o6 `" G& q7 k$ L
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 楼主| 发表于 2017-3-4 15:50 | 只看该作者
超級狗 发表于 2017-2-28 11:34
4 i* w- \; A, T1 d" k) j7 q) Z方法四︰- B7 a# N  r6 L/ H1 ]9 |+ _6 @
有一種叫 Clock Buffer 的哀西,這種哀西很多,Cypress 和 SiliconLabs 好像也有。
5 h! J) x) F2 [8 O
狗大,看了那个TI的clk buffer CDC3RL02,里面没有明确说两路输出没有相位差啊?这种结构的buffer都是同相位的吗?) u4 S' {9 G( U1 J8 F6 H: e2 u

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是喔~你一開始也只問「温补晶振 削峰正弦波输出怎么转换」。 無相位差只是供應商宣傳的手法啦!通常低於 ns 級以下(ps 級)的相位差,就會被宣稱為無相位差。 我不知道樓主想做什麼應用,乾脆給  详情 回复 发表于 2017-3-4 17:05

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发表于 2017-2-28 11:18 | 只看该作者
本帖最后由 超級狗 于 2017-2-28 11:24 编辑
( A: _) r% x6 P. ?* K+ d* T4 r% P1 y" s* |( w# z7 r4 B( t5 Z4 K
方法一:
8 h8 ]7 g) c4 O4 b: {  s' O% I+ h

+ \" B7 V- Y" N% {* I! |" N# M6 ^, p2 j  f" Z3 J/ N  L

# Y" w4 ?- l5 I" w! k* Z1 j/ y$ _0 T2 J

Clipped Sinewave to CMOS Output (1).jpg (30.08 KB, 下载次数: 1)

Clipped Sinewave to CMOS Output (1).jpg

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谢谢版主回答这么仔细。狗大还有一个问题:这些用反相器的电路不知道能不能引入误差啊?晶振本来稳定度很高都是1.5,2ppm,用这些反相器会不会使它稳定度变差啊?  详情 回复 发表于 2017-3-1 09:13
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发表于 2017-2-28 11:22 | 只看该作者
方法二:
3 W$ L& A0 S8 E; z% X
' G) N6 m' L: P6 }

Clipped Sinewave to CMOS Output (2).jpg (33.17 KB, 下载次数: 1)

Clipped Sinewave to CMOS Output (2).jpg
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发表于 2017-2-28 11:27 | 只看该作者
方法三:
" D- Y) F4 L  x5 h( A3 N9 @) h6 n
; a! y6 o$ {5 ?1 L% P

Clipped Sinewave to CMOS Output (3).jpg (27.34 KB, 下载次数: 1)

Clipped Sinewave to CMOS Output (3).jpg
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发表于 2017-2-28 11:34 | 只看该作者
方法四︰1 G0 a' Q% W* S
有一種叫 Clock Buffer 的哀西,這種哀西很多,Cypress 和 SiliconLabs 好像也有。
7 ^6 T+ R  c4 _/ T8 l
7 w, n3 z8 m) r) S) r

Clipped Sinewave to CMOS Output (4).jpg (16.36 KB, 下载次数: 2)

Clipped Sinewave to CMOS Output (4).jpg

cdc3rl02.pdf

816.51 KB, 下载次数: 4, 下载积分: 威望 -5

NB3RL02-D.PDF

94.11 KB, 下载次数: 2, 下载积分: 威望 -5

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狗大,看了那个TI的clk buffer CDC3RL02,里面没有明确说两路输出没有相位差啊?这种结构的buffer都是同相位的吗?  详情 回复 发表于 2017-3-4 15:50
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发表于 2017-2-28 11:53 | 只看该作者
附帶說明:% D  n: b1 V! n# O
以上方案是某 TCXO 供應商,搭配賽靈思Xilinx)所出版的應用指南Application Note)。4 {6 ?0 x7 d3 h' b% v: B
/ L9 j5 w1 H" d
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发表于 2017-2-28 12:35 | 只看该作者
本帖最后由 超級狗 于 2017-2-28 12:39 编辑 ' P/ W) ?! V4 o
* T* L1 X# k/ p+ U, ^& h4 y
忘了提醒樓主!
3 B. P; L1 u- o4 E  b3 g( I. a5 _9 B
- e( C2 D) c( g, k  A74HC 系列的傳輸延遲Propagation Delay)大概就在 25ns 上下,換句話說最大的工作頻率只有 40MHz 左右。所以如果要使用外部邏輯閘電路,最好選用 74AHC 系列。
+ c2 M$ o% R, L# T$ f
- ?2 c) \( f9 U8 G
2 S/ m+ \) O# Y8 q: h1 h$ K4 A

DIODES 74AHC04.pdf

256.84 KB, 下载次数: 2, 下载积分: 威望 -5

TI SN74HC04.pdf

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版主真乃高人  详情 回复 发表于 2017-2-28 15:03
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发表于 2017-2-28 15:03 | 只看该作者
超級狗 发表于 2017-2-28 12:353 i+ s3 V/ E# q/ w
忘了提醒樓主!
1 {0 A4 s3 e! R3 @; K, R. v+ E
, X% L9 }& Z& `" j74HC 系列的傳輸延遲(Propagation Delay)大概就在 25ns 上下,換句話說最大的工作頻率 ...

" W+ y( j' V7 I. f版主真乃高人,什么都能找到资料,有理有据
+ ^* F" ], s  D  X1 e
平常心。

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发表于 2017-2-28 17:21 | 只看该作者
版主真乃高人,什么都能找到资料,有理有据

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 楼主| 发表于 2017-3-1 09:13 | 只看该作者
超級狗 发表于 2017-2-28 11:18
2 x. o/ X. ~* p8 t* r方法一:
, x& @4 f7 A% a
谢谢版主回答这么仔细。狗大还有一个问题:这些用反相器的电路不知道能不能引入误差啊?晶振本来稳定度很高都是1.5,2ppm,用这些反相器会不会使它稳定度变差啊?
- u0 ~! x1 b! L3 D, k# B

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CMOS 邏輯閘引入 Phase Noise 和 Jitter 應該是在所難免,用方案四吧! 至少他們有保障雞皮噎死(GPS)的應用無虞,這是 2.5ppm 以下的精準度。  详情 回复 发表于 2017-3-1 11:40

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发表于 2017-3-1 20:14 | 只看该作者
SEIKO/EPSON TCXO for Xilinx Stratum III
9 x$ y; u: J: s0 {
: Q9 q# J0 k1 Y# o; a' C

TCXO for Xilinx Stratum III.jpg (121 KB, 下载次数: 1)

TCXO for Xilinx Stratum III.jpg

timing_solution_for_xilinx_fpgas_en_r2.pdf

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Isotemp TCXO for Xilinx Stratum III
+ f+ s6 F8 o( m, ]9 U: F3 k. ~4 C3 a. @3 q# y7 q) I2 o

Isotemp TCXO for Xilinx Stratum III.jpg (87.88 KB, 下载次数: 1)

Isotemp TCXO for Xilinx Stratum III.jpg

TS-StratumIII.pdf

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发表于 2017-3-1 20:23 | 只看该作者
IDT Ultra Low Jitter Single-Ended Clock Buffer8 r" g/ J' m1 f8 b6 |
0 e6 m: X* S3 J- i3 N# Y. ~
看起來也不錯!
% P9 b" |0 l$ y6 I2 U1 N
, J# Y2 V2 G6 L  k

IDT Ultra Low Jitter Single-Ended Clock Buffer.jpg (72.23 KB, 下载次数: 1)

IDT Ultra Low Jitter Single-Ended Clock Buffer.jpg

IDT_UltraLowJitterSEBufferFamily_OVR_20160817.pdf

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IDT_5PB11xx_DST_20170210.pdf

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好东西,谢谢,学习了
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